一文看懂3D晶體管

　　Intel的Tri-Gate

　　講到這個(gè)輸人不輸陣的世界第一半導體大廠(chǎng)Intel，它可是很忌諱提到FinFET或DualGate FET的，除了專(zhuān)利權問(wèn)題之外，對這一家偉大的公司來(lái)講，它怎么可能和你用一樣多的閘極數呢?當你能做2個(gè)，我們當然要能做3個(gè)啊!所以Tri-Gate這個(gè)名詞就跑出來(lái)啦??。不過(guò)水電工跟大家偷偷講，Tri-Gate和FinFET根本就長(cháng)得像雙胞胎，有夠像啊。

　　High K Metal-gate又建功

　　理論上閘極的電容值愈大那么下方的通道形成情況就愈好，事實(shí)上晶體管過(guò)小時(shí)通道電荷也很有限，而平板電容的公式為C=K*A/D，其中A為電容面積，而D則是2個(gè)平板間的距離。所以閘極的絕緣層愈薄愈好，但是過(guò)薄的絕緣層會(huì )導致穿隧效應而造成漏電。

　　拜高精密的制造機械所賜，目前的閘極都已經(jīng)薄到不能再薄了，所以目前各公司的走向都會(huì )偏向以高K值材料為主，在做到35~40埃的厚度時(shí)(埃是一種長(cháng)度單位，10埃等于1奈米)，也有比傳統氧化硅10埃時(shí)都更好的容值，而在這個(gè)厚度下，閘極漏電流可以有百倍的改善。但是閘極電容一旦變大拉升電壓就會(huì )又慢又費電，所以現在使用high K材料大多是為了避免閘極電容增加導致絕緣體變厚，以減少漏電?；蛘呤窃谀承┣闆r下減少閘極寄生電容量。

　　拓寬的Tri-Gate走廊

　　High K材料是Intel的利器，水電工看到Intel公司發(fā)布的Tri-Gate閘極切面時(shí)也忍不住贊嘆了一番，沒(méi)想到Intel可以把這個(gè)走廊的寬和高做得一模一樣!所以有效通道截面積約等于3 × 走廊高度× 通道厚度。這就是為什么Intel硬是要叫Tri-Gate Transistor的原因!

　　▲Intel Tri-Gate晶體管通道截面圖

　　平板電容

　　根據高三物理，最早期的電容器就是兩個(gè)平行導電板，它可以用來(lái)制造電容效應，而且也很方便計算電容量，長(cháng)相也很像MOS的閘極。所以我們在分析閘極寄生電容時(shí)都會(huì )用平板電容做基本模型。

　　原來(lái)Intel利用了神兵利器，雖然走廊寬度變大會(huì )增加寄生電容，但是Intel顯然又利用了High K材料讓它降回可接受的值。所以在同樣面積下，Tri-Gate的推動(dòng)力會(huì )比FinFET更大?這個(gè)水電工保留，為什么呢?我們看下圖就知道了，其實(shí)由于這條走廊占的空間不大，所以就算是做成同樣高度的情況下，要達成同樣推動(dòng)力，Tri-Gate只要用2條走廊并聯(lián)就可以抵過(guò)FinFET的3條走廊，但是這2個(gè)晶體管面積其實(shí)相差很少，當然是有小一些啦，不過(guò)真的不會(huì )到令人跪拜的地步。

　　更何況現在演變成真正的蓋大樓大戰了，真的推動(dòng)力不足時(shí)我大不了蓋高一點(diǎn)就好了，何必拿面積和你拼呢?而且其實(shí)FinFET的通道部位原本也就可以做到和閘極長(cháng)度一樣寬了，所以別人也不是做不到。某篇產(chǎn)業(yè)分析師的文章說(shuō)Intel的Tri-Gate至少領(lǐng)先業(yè)界5年，其實(shí)??水電工覺(jué)得應該說(shuō)5個(gè)月比較實(shí)在。

　　Threshold Voltage

　　中文是最低導通電壓，由于CMOS 電路特性之故，要達到省電的目的，芯片運作電壓愈低愈好。但是硅半導體有個(gè)麻煩，就是最低導通電壓等于0.7V(硅的界面能障)，也就是說(shuō)閘極或汲極加上的電壓小于0.7 伏特時(shí)，晶體管是不動(dòng)作的。以Intel 的ULV 來(lái)說(shuō)，運作電壓才不過(guò)1.1 伏以?xún)?，也就是如果Vt保持0.7 伏會(huì )帶來(lái)很麻煩的問(wèn)題：零和壹的電壓準位離得太近，會(huì )非常容易出錯。所以要讓V t下降才能做出超低電壓芯片，相關(guān)的資料可以再寫(xiě)一大篇，在此先簡(jiǎn)述之。