一文看懂3D晶體管

　　上圖是最近比較常用的MOS元件結構，我們可以發(fā)現和之前列出來(lái)的簡(jiǎn)圖有不少差異，事實(shí)上增加的部份都是為了避免通道產(chǎn)生速度過(guò)慢、短通道效應、性能不良等等問(wèn)題而來(lái)。但是這些解法也會(huì )帶來(lái)副作用，互相牽制以致沒(méi)有一個(gè)完美的解決方案。(不然大家趕著(zhù)變成3D干嘛?)

　　影響推動(dòng)力的最主要因素還是來(lái)自于短通道效應，特別是本身就已經(jīng)夠短的30nm閘極通道更容易發(fā)生。為了解決短通道效應，有人會(huì )預先在通道形成的部位加入雜質(zhì)，使得原本的NP接面導通電壓下降。其原理就是讓P型半導體不要這么偏向P型，有點(diǎn)接近N型，但是這樣一來(lái)也造成了通道切斷時(shí)很可能會(huì )有漏電流，因為介面的能障變小，而且加入雜質(zhì)會(huì )創(chuàng )造許多自由電子和電洞成對出現的機會(huì )。

　　▲短通道效應：通道提早縮水了

　　關(guān)不掉的晶體管

　　在沒(méi)有外部電場(chǎng)的情況下，這成對的電子和電洞因靜電力平衡會(huì )再度中和掉對方而消失;但是當有外部電場(chǎng)(源極有電壓的時(shí)候)時(shí)，這些隨機產(chǎn)生的電子就會(huì )變成額外的導電品，使得晶體管永遠關(guān)不起來(lái)。原本我們希望閘極在拉高電位一到飽和態(tài)后，晶體管就可以把源極的輸出降到零，現在辦不到了?這就叫做關(guān)閉態(tài)的漏電流。就算我們不加入雜質(zhì)讓能障變小，當閘極電壓小于汲極電壓太多時(shí)，這個(gè)能障一樣會(huì )變小，在30nm以下的晶體管中產(chǎn)生漏電流的比例就會(huì )遠高于過(guò)去90nm或120nm的晶體管了。

　　▲關(guān)不起來(lái)的電壓

　　閘極太短的漏電流

　　▲閘極過(guò)短導致的漏電

　　在上圖中，我們又看到了另一種漏電流的產(chǎn)生原因，當我們的電場(chǎng)施加于3個(gè)極時(shí)，我們可以看到因靜電力之故，某些區域的電子、電洞都飄往源極以及汲極，并且閘極為了形成通道也會(huì )吸取中間部位大多的電子、電洞聚集到通道，這些被吸走電洞、電子的區域形成了空乏區，這空乏區沒(méi)什么能障，原本也沒(méi)什么作用，但是若是閘極通道很短就好玩了。

　　我們看到圖中的汲極到源極之間除了通道外全部被空乏區連起來(lái)了，任何不小心落入這空乏區的電荷都會(huì )被來(lái)自汲極的電場(chǎng)用力一推，就往源極跑出去了!(額外不受控制的電流輸出，又是一個(gè)漏電的來(lái)源)

　　推動(dòng)力不足也可能是因為形成通道的電荷量就是不夠，造成通道太薄太小，如果我們使用增加晶體管寬度的方法解決這種問(wèn)題，就會(huì )造成制造成本升高，但是如果增加通道形成區附近的雜質(zhì)，又會(huì )漏電。所以最好的方法恐怕只有換一個(gè)晶體管結構了!

　　寄生電容

　　由于材料介接的影響，對于高頻訊號來(lái)說(shuō)，原本良好的導體其實(shí)訊號跑起來(lái)并沒(méi)這么良好。會(huì )跑出訊號經(jīng)過(guò)電容器一般的濾波效應，讓訊號變差，但是我們明明沒(méi)有在導體上面放電容器，這個(gè)電容效應是導體自發(fā)的物理現象，所以我們叫它寄生電容。

　　本征電子

　　就如同高中提到的酸堿平衡一樣，水的成分是氧化氫，但是就算是純水，其中也會(huì )固定解離出等量的氫離子和氫氧根離子。我們在材料中放進(jìn)雜質(zhì)以利產(chǎn)生電洞時(shí)，也會(huì )因熱效應而產(chǎn)生一些等量的電子和電洞，但是他們出現一下子就又會(huì )結合在一起了，就好像情人暫時(shí)分手但是馬上又復合一樣。而當某一對分手的電子電洞復合的時(shí)候，又會(huì )有另一對分手，所以材料中永遠會(huì )有一些自由電子，這叫本征電子(洞)。