一文看懂3D晶體管

　　丟掉平面，來(lái)個(gè)3D 吧

　　老實(shí)說(shuō)3D制程在Intel發(fā)表Tr i-Gate前，臺積電早就公開(kāi)了FinFET。而且這二者長(cháng)得還很像!1999年前臺積電技術(shù)長(cháng)胡正明先生在一篇論文中就提到：為了解決短閘極元件大量漏電問(wèn)題，他創(chuàng )造了一種全新的超薄立體結構?，F在我們就先來(lái)看看新店臺雞店新竹臺積電公司的FinFET結構吧。

　　有別于以往埋在井里的汲極與源極，這會(huì )兒大家可都浮在水面上了，這樣子的做法從一開(kāi)始就很適合做成SOI(因為3個(gè)極都可以放在一層不導電的氧化物上)，先天上漏電流就少了。對現有晶圓廠(chǎng)最大的好處是，材料和制程機乎都不用換就可以做到。

　　而通道呢?就是連接在汲極和源極中間那一根細細的東西，就像連結2棟建物的走廊一樣，據說(shuō)它長(cháng)得像魚(yú)鰭所以叫FinFET(鰭式場(chǎng)效晶體管)，還好當年不是臺灣水電工取名，不然一定叫走廊晶體管或者是啞鈴晶體管，當然串燒晶體管也很符合??。

　　大家一定覺(jué)得奇怪，為什么這會(huì )通道變成了長(cháng)相有如電線(xiàn)的東西呢?事實(shí)上它的功能和傳導方式真的和電線(xiàn)一樣呀!基本上它就是電子的走廊。傳統晶體管的通道反正就是薄薄一層，你把它攤平了也只有那一點(diǎn)點(diǎn)可以導電，把它折起來(lái)立起來(lái)也一樣可以導電。所以我們觀(guān)察Fin的剖面圖就可以發(fā)現，通道形成原理是一樣的，只是形狀變了，和閘極的相對位置也不一樣了，這有什么好處呢?

　　▲臺積電FinFET結構圖

　　據說(shuō)FinFET會(huì )減少許多剛才提到的通道形成問(wèn)題，所以漏電流或關(guān)不起來(lái)的情況就會(huì )大幅改善。很巧的是在最近一次會(huì )議中水電工巧遇胡博士，聽(tīng)他解釋當年為何發(fā)明這種結構的幾個(gè)原因：

　　第一就是平面型晶體管如同水電工之前所說(shuō)的，可以漏電的地方太多了，因為閘極只能控制靠近它的電子流，離它很遠的就鞭長(cháng)莫及了，而且這些現象在30nm以下都非常明顯，根本不能用。

　　第二就是導通電壓Vt的問(wèn)題，Vt太大的元件在現有超低電壓芯片上是不受歡迎的，要降低Vt的方法就像前面所說(shuō)的，要在通道形成部位(閘極下方)打入雜質(zhì)，同時(shí)解決短通道效應，一舉兩得。不過(guò)在閘極短到30nm以下時(shí)，這種做法會(huì )讓Vt變得飄忽不定，氣死芯片設計者，只好換個(gè)方式做看看。

　　增加晶體管面積

　　原本想要增加推動(dòng)力就必需要增加晶體管面積，現在我們多了個(gè)方向可以長(cháng)??就是往上走!除了可以增加這個(gè)走廊的數目之外，單一一個(gè)走廊的導電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實(shí)際有效通道截面積=( 2*走廊高度+走廊寬度)*通道厚度。

　　當然實(shí)際上高度還是有點(diǎn)限制的，這要考量到寄生閘極電容量的問(wèn)題。不過(guò)在邏輯運算線(xiàn)路中，如果沒(méi)有很麻煩的下一級要推動(dòng)，這種晶體管可以在使用比過(guò)去還少20～30%的面積下就達成同樣的推動(dòng)力。所以長(cháng)太高而出事的情況理論上是不會(huì )遇到的。

　　SOI

　　Sillicon-on-Isolation 是一種新技術(shù)，把硅半導體元件放置在一層絕緣體上以防止元件之間產(chǎn)生漏電流互相干擾。

　　臺積電的FinFET在這條走廊上還使用了應變硅晶(strained silicon)的技術(shù)，在外表薄薄一層的硅結晶中加入了3-5族原素的雜質(zhì)一同結晶，由于3-5族晶格較大，所以會(huì )對靠近表層(很不巧也就是形成通道的部份)的硅造成拉扯開(kāi)來(lái)的應力。晶格被拉松了后就好像籠子的柵欄放寬了一樣，電荷流動(dòng)速度就會(huì )高很多，通道形成速度就可以有效拉高。

　　當初在測量新結構晶體管的導通情況時(shí)，胡博士就已經(jīng)發(fā)現這條走廊的寬度如果太寬除了寄生電容問(wèn)題外，還會(huì )有在走廊中心部位產(chǎn)生太多區域是閘極電壓管不到的部位，會(huì )造成額外的漏電流，所以經(jīng)實(shí)驗發(fā)現在30nm以下的閘極長(cháng)度下，走廊寬度最好都不要超過(guò)閘極的長(cháng)度。

　　▲FinFET通道裁面圖