臺積電攜手新思科技 開(kāi)發(fā)7納米制程設計平臺

　　半導體設計公司新思科技(Synopsys)17日宣布，將與晶圓代工龍頭臺積電合作推出針對高效能運算(High Performance Compute)平臺的創(chuàng )新技術(shù)，而這些新技術(shù)是由新思科技與臺積電合作的7納米制程Galaxy設計平臺的工具所提供。

　　據了解，此次兩家公司共同開(kāi)發(fā)的技術(shù)包括：通路銅柱(via pillar)、多源樹(shù)合成(TCS)和混合時(shí)脈網(wǎng)格(clock mesh)，以及可配合關(guān)鍵網(wǎng)(critical net)上阻力及電阻的自動(dòng)化匯流排繞線(xiàn)(automated bus routing)等功能。在這些新科技的支援下，臺積電與新思科技將可幫助芯片設計人員，針對7納米制程進(jìn)行先進(jìn)的高效能設計。

　　通路銅柱技術(shù)是一種透過(guò)減少通路電阻與提升電子遷移(electromigration)的強度，來(lái)提高效能的新技術(shù)。Design Compiler Graphical和IC Compiler II已將通路銅柱無(wú)縫融入其流程中，包括：在電路網(wǎng)表中插入通路銅柱、在虛擬繞線(xiàn)圖中模擬通路銅柱、通路銅柱的合理擺置(legalized placement)，以及支援通路銅柱的細部繞線(xiàn)、萃取(extraction)和時(shí)序。

　　IC Compiler II的多源CTS和混合時(shí)脈網(wǎng)格在關(guān)鍵網(wǎng)上插入通路銅柱之后，全域(global)與細部繞線(xiàn)再調整訊號繞線(xiàn)，以插置通路銅柱。IC Compiler II可打造出具高定制化網(wǎng)格的低偏差與高效能的時(shí)脈設計，以及針對時(shí)脈進(jìn)行自動(dòng)H樹(shù)建置(H-tree creation)。此外，IC Compiler II也可搭配關(guān)鍵網(wǎng)的阻力及電阻，進(jìn)行自動(dòng)化的匯流排繞線(xiàn)，并且支援非預設(non-default)繞線(xiàn)和允許使用者設定層寬度(layer width)和間距(spacing)。

　　新思科技設計事業(yè)群產(chǎn)品行銷(xiāo)副總裁Bijan Kiani表示，新思科技在設計前段(front-end)到實(shí)體實(shí)作(physical implementation)的流程具備整合而專(zhuān)業(yè)的技術(shù)，而結合臺積電的頂尖制程科技，開(kāi)發(fā)出輔助高效能設計的創(chuàng )新技術(shù)。借由這些創(chuàng )新技術(shù)，我們的共同客戶(hù)將可創(chuàng )造最先進(jìn)的高效能設計。

　　臺積電設計基礎架構行銷(xiāo)事業(yè)部資深協(xié)理Suk Lee指出，臺積電致力于協(xié)助半導體設計人員運用最新的制程科技來(lái)打造最快速的芯片，以符合現代芯片設計的高效能要求。因此，臺積電與新思科技密切合作，共同針對臺積電的HPC平臺推出ASIC-based的設計流程(design flow)及方法論(methodology)。