5納米制程技術(shù)挑戰重重 成本之高超乎想象

　　半導體業(yè)自28納米進(jìn)步到22/20納米，受193i光刻機所限，必須采用兩次圖形曝光技術(shù)(DP)。再進(jìn)一步發(fā)展至16/14納米時(shí)，大多采用finFET技術(shù)。如今finFET技術(shù)也一代一代升級，加上193i的光學(xué)技術(shù)延伸，采用SADP、SAQP等，所以未來(lái)到10納米甚至7納米時(shí)，基本上可以使用同樣的設備，似乎己無(wú)懸念，只是芯片的制造成本會(huì )迅速增加。然而到5納米時(shí)肯定是個(gè)坎，因為如果EUV不能準備好，就要被迫采用五次圖形曝光技術(shù)(FP)，這已引起全球業(yè)界的關(guān)注。

　　而對于更先進(jìn)5納米生產(chǎn)線(xiàn)來(lái)說(shuō)，至今業(yè)界尚無(wú)關(guān)于它的投資估計。但是根據16/14納米的經(jīng)驗，以每1000硅片需要1.5億至1.6億美元計，推測未來(lái)的5納米制程，因為可能要用到EUV光刻，每臺設備需約1億美元，因此它的投資肯定會(huì )大大超過(guò)之前。所以未來(lái)建設一條芯片生產(chǎn)線(xiàn)需要100億美元是完全有可能的。

　　生產(chǎn)線(xiàn)的量產(chǎn)是個(gè)系統工程，需要材料、設備、晶體管結構、EDA工具等與之配套，對于半導體業(yè)是個(gè)更大的挑戰。

　　新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等一系列問(wèn)題，將導致未來(lái)半導體業(yè)將面臨許多的困難。

　　在近期的會(huì )議上，Intel發(fā)布的一份報告引起了業(yè)界關(guān)注，并進(jìn)一步推動(dòng)業(yè)界開(kāi)始思考未來(lái)先進(jìn)工藝制程的發(fā)展方向。

　　Intel公司提出的下一代晶體管結構是納米線(xiàn)FET，這是一種晶體管的一面讓柵包圍的finFET。Intel的納米線(xiàn)FET有時(shí)被稱(chēng)為環(huán)柵FET，并己被國際工藝路線(xiàn)圖ITRS定義為可實(shí)現5納米的工藝技術(shù)。

　　如果Intel不是走在前列，也就不可能提供其5納米進(jìn)展的訊息。該報告似乎傳遞出一個(gè)信號，5納米可能有希望實(shí)現，或者已經(jīng)在其工藝路線(xiàn)圖中采用了新的晶體管結構。

　　在5納米的競爭中，臺積電也不甘落后，其共同執行長(cháng)Mark Liu近期也表示，己經(jīng)開(kāi)始對5納米的研發(fā)，并有望在7納米之后兩年推出。全球其他先進(jìn)制程制造商也都在關(guān)注5納米。

　　不用懷疑，芯片制造商只看到采用如今的finFET技術(shù)有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實(shí)現。實(shí)際上，在5納米時(shí)，的確有許多技術(shù)上的挑戰，導致成本之高，讓人們無(wú)法預計。

　　但是如果假設5納米出現在某個(gè)時(shí)刻，那么產(chǎn)業(yè)界將面臨眾多的難題。應用材料公司先進(jìn)圖形技術(shù)部副總裁Mehdi Vaez-ravani認為，這其中每一項都是挑戰，有物理和靈敏度的要求，也有新材料方面的需求，其中晶體管的結構必須改變。

　　如果產(chǎn)業(yè)真的邁向5納米，將面臨什么樣的挑戰?美國半導體工程(Semiconductor Engineering)為了推動(dòng)進(jìn)步，從眾多挑戰中匯總了以下幾個(gè)方面。

　　Lam Research全球產(chǎn)品部首席技術(shù)官泮陽(yáng)(Yang Pan)認為，在通向5納米時(shí)，功能與成本是無(wú)法躲避的最大挑戰，所以要引入新的技術(shù)與材料。

　　晶體管結構

　　在finFET或者納米線(xiàn)FET之間選擇誰(shuí)會(huì )勝利還為時(shí)尚早，業(yè)界正試圖尋求更多的解決方案。

　　首先芯片制造商必須要做一些困難的決定，其中之一就是必須選擇在5納米時(shí)晶體管的結構，如今有兩種可供選擇，finFET或者納米線(xiàn)FET。

　　格羅方德先進(jìn)器件架構總監及院士Srinivasa Banna認為，對于5納米，finFET是一種選擇。顯然其從產(chǎn)業(yè)角度希望盡可能延伸finFET技術(shù)。眾所周知，產(chǎn)業(yè)界為了finFET的生態(tài)鏈己經(jīng)投了許多錢(qián)，因此從投資回報率角度上，希望finFET技術(shù)能用得更久。

　　然而縮小finFET技術(shù)至5納米是個(gè)挑戰，因為在5納米finFET時(shí)，預計鰭的寬度是5納米，而實(shí)際上這種結構己經(jīng)達到理論極限。

　　Banna說(shuō)，這也是芯片制造商正在開(kāi)發(fā)納米線(xiàn)FET的原因。納米線(xiàn)有很好的靜電優(yōu)勢(CMOS有靜電擊穿問(wèn)題)，但是也帶來(lái)許多問(wèn)題，如納米線(xiàn)的器件寬度及器件能有多大的驅動(dòng)電流，這些業(yè)界都在摸索之中。

　　三星先進(jìn)邏輯實(shí)驗室高級副總裁Rodder認為，直到今天，對于5納米來(lái)說(shuō)，在finFET或者納米線(xiàn)FET之間選擇誰(shuí)會(huì )是勝利者還為時(shí)尚早，因為業(yè)界正試圖尋求更多的解決方案。

　　掩膜制造

　　掩膜的類(lèi)型將由光刻工藝是采用光學(xué)光刻還是EUV來(lái)決定。掩膜的寫(xiě)入時(shí)間是最大的挑戰。

　　在芯片制造工藝流程中，掩膜制造是首步工藝之一。過(guò)去是光刻技術(shù)來(lái)決定掩膜的型式及規格。而到5納米時(shí)，掩膜的類(lèi)型將由光刻工藝是采用光學(xué)光刻還是EUV來(lái)決定。

　　做5納米的光學(xué)掩膜是令人害怕的，同樣EUV的掩膜也十分困難。D2S首席執行官Aki Fujimura認為，EUV掩膜在很多方面與193i掩膜不一樣。因為它有很大的改變，對于每個(gè)產(chǎn)品的特性或者功能，在供應鏈中會(huì )產(chǎn)生很大影響，其中包括光刻膠、掩膜及中間掩膜，也涉及制造設備，如采用電子束寫(xiě)入設備以及軟件。

　　盡管EUV掩膜在有些方面已取得進(jìn)展，但是還遠遠不夠，其中空白掩膜的檢查是個(gè)難點(diǎn)。至今EUV掩膜及中間掩膜的相關(guān)問(wèn)題仍有待解決。

　　在5納米時(shí)，掩膜的寫(xiě)入時(shí)間是最大的挑戰。因為今天的單電子束寫(xiě)入設備在做復雜圖形時(shí)的出貨不夠快，費時(shí)太久。

　　目前有兩個(gè)公司在致力于解決掩膜寫(xiě)入問(wèn)題，一個(gè)是IMS/JEOL duo，另一個(gè)是Nuflare，它們正采用新型的多束電子束寫(xiě)入技術(shù)，目標都是為了縮短寫(xiě)入時(shí)間，有望在2016年發(fā)貨。

　　從己經(jīng)出爐的報告來(lái)看，由于技術(shù)原因，設備的研發(fā)用了比預期長(cháng)得多的時(shí)間。D2S的Fujimura說(shuō)，任何突破性的創(chuàng )新技術(shù)從研發(fā)到成功，再達到量產(chǎn)水平，都是如此。

　　圖形

　　真正的關(guān)鍵層(critical layers)才需要采用EUV，未來(lái)combined混合模式光刻是趨勢。

　　掩膜完成之后，將在生產(chǎn)線(xiàn)中使用。掩膜放在光刻機中，然后通過(guò)掩膜的投影光線(xiàn)把圖形留在硅片的光刻膠上面。

　　理論上看，EUV的光刻工藝相對簡(jiǎn)單，可以節省成本。但是即便EUV在7納米或者5納米時(shí)準備好，從芯片制造商角度尚離不開(kāi)多次圖形曝光技術(shù)。因為真正的關(guān)鍵層(critical layers)才需要采用EUV，所以未來(lái)combined混合模式光刻是趨勢。

　　在5納米時(shí)，圖形的形成是很大的挑戰。為此芯片制造商希望EUV光刻能在7納米或者5納米時(shí)準備好。然而目前EUV光刻機尚未真正達到量產(chǎn)水平，其光源功率、光刻膠以及掩膜的供應鏈尚未完善。

　　如果EUV光刻在7納米或者5納米時(shí)不能達到量產(chǎn)要求，芯片制造商會(huì )面臨窘境。盡管193i光刻有可能延伸至7納米及以下，但是芯片制造成本的上升可能讓人無(wú)法接受。

　　在5納米時(shí)，采用EUV肯定比193i方法便宜，但是由于EUV光刻供應鏈大的改變，必須在整個(gè)工藝制造中新建供應鏈，其代價(jià)也高得驚人，全球只有極少數公司能承受。

　　Mentor Graphics經(jīng)理David Abercrombie認為，在5納米時(shí)，芯片制造商可能會(huì )采用不協(xié)調的混合策略，EUV的到來(lái)并不表示多次圖形曝光技術(shù)的結束。在5納米時(shí)，即便EUV己準備好，也非常有可能根據線(xiàn)寬的不同要求采用混用模式，即分別有193i單次及多次圖形曝光，單次EUV及EUV也很有可能要采用多次圖形曝光技術(shù)。

　　這一切都由不同的工藝尺寸來(lái)決定，對于那些簡(jiǎn)單、大尺寸的光刻層會(huì )采用193i單次圖形曝光。相信至少兩次圖形曝光193i 2LE比單次EUV光刻要省錢(qián)，在三次圖形曝光技術(shù)193i 3LE中對于有些層非?？赡軙?huì )更省錢(qián)，自對準的兩次圖形曝光(SADP)也比單次EUV光刻便宜。只有到4LE 或者5LE時(shí)，EUV才有優(yōu)勢。所以對應于不同尺寸的光刻層要采用相應的方法，EUV光刻有可能作為自對準的四次圖形曝光技術(shù)(SAQP)的替代品。

　　當EUV延伸至7納米以下時(shí)，作為一種提高光刻機放大倍率的方法，需要大數值孔徑的鏡頭(NA)，為此ASML已經(jīng)開(kāi)發(fā)了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達0.5至0.6。

　　由此帶來(lái)的問(wèn)題是EUV光刻機的吞吐量矛盾，它的曝光硅片僅為全場(chǎng)尺寸的一半，與今天EUV光刻機能進(jìn)行全場(chǎng)尺寸的曝光不一樣。

　　Mentor的Abercrombie說(shuō)，問(wèn)題擺在眼前，假設EUV錯失5納米機會(huì )，或者技術(shù)最終失敗，要如何完成5納米?業(yè)界只能綜合采用更嚴格的設計規則及更復雜的多次圖形曝光技術(shù)。非?？赡苁俏宕螆D形曝光技術(shù)5LE、把多次圖形曝光技術(shù)的線(xiàn)寬再次分半的自對準的四次圖形光刻技術(shù)(SAQP)，因此工藝之中會(huì )有更多的圖形需要采用多次圖形曝光技術(shù)，無(wú)疑將導致成本及工藝循環(huán)周期的增加。

　　晶體管材料

　　到5納米時(shí)，需要一個(gè)更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。

　　另一個(gè)因素是晶體管的形成。目前芯片制造商在16nm/14nm包括10nm時(shí)都采用finFET結構，但是也到了轉折階段。

　　納米線(xiàn)FET的晶體管結構的許多工藝步驟與finFET一樣。在納米線(xiàn)FET中，納米線(xiàn)從源穿過(guò)柵層一直到漏。開(kāi)初的納米線(xiàn)FET可能由三個(gè)堆疊線(xiàn)組成。

　　Lam的泮認為，到5納米時(shí)，需要一個(gè)更有潛力的晶體管形式，包括能使電子或者空穴遷移率更快的新溝道材料等。為了降低器件的功耗及提高它的頻率而采用的新技術(shù)，必須能減少接觸電阻及寄生電容。

　　以Intel提出的納米線(xiàn)FET為例。在實(shí)驗室中，他們試驗了相比硅材料更優(yōu)的多種不同的溝道材料。如為了增大驅動(dòng)電流，采用鍺的溝道材料，用在NMOS及PMOS晶體管中都是不錯的。同樣為了減少電容及降低功耗，可以把鍺材料用在PMOS中，以及把III-V族材料用在NMOS中。

　　互連

　　每個(gè)工藝節點(diǎn)上的問(wèn)題都在不斷升級，業(yè)界正在開(kāi)發(fā)不同的材料來(lái)解決互連問(wèn)題。

　　互連的問(wèn)題是什么?應用材料公司的策略計劃部資深總監Micheal Chudzik說(shuō)，III-V族、富鍺及純鍺都有禁帶寬度的問(wèn)題，如漏電流變大。鍺與III-V族材料在柵堆結構中有可靠性問(wèn)題，至今未解決。

　　晶體管制成后，下面是后道工藝，引線(xiàn)互連是器件所必須的。由于采用通孔技術(shù)，器件的引線(xiàn)之間非?？拷?，會(huì )由于電阻電容的RC振蕩而導致芯片的延遲。

　　每個(gè)工藝節點(diǎn)上的問(wèn)題都在不斷升級，業(yè)界正在開(kāi)發(fā)不同的材料來(lái)解決互連問(wèn)題，但是當在7納米及以下時(shí)，目前尚無(wú)更好的解決辦法。

　　IMEC工藝技術(shù)和邏輯器件研發(fā)部副總裁Aaron Thean說(shuō)，未來(lái)最大的改變是在后道工藝中也需要采用多次圖形曝光技術(shù)，因此后道的成本將像火箭一樣上升。這表明，在推動(dòng)下一代工藝節點(diǎn)時(shí)，成本變成每個(gè)人必須面對的問(wèn)題。

　　除非在后道工藝中有大的突破，否則在5納米時(shí)問(wèn)題將越來(lái)越復雜。越來(lái)越多的層級需要采用多次圖形曝光技術(shù)，原先認為相對簡(jiǎn)單的后道工藝也很難應對。

　　工藝控制

　　產(chǎn)業(yè)界開(kāi)始采用多朿電子束檢查設備，但是此項技術(shù)可能到2020年時(shí)也準備不好。

　　芯片制造工藝流程中有許多工藝檢查點(diǎn)，未來(lái)會(huì )不會(huì )是挑戰?光學(xué)檢驗在生產(chǎn)線(xiàn)中仍是主力軍，但是在20納米及以下時(shí)，缺陷檢測開(kāi)始有困難。使用電子束技術(shù)能檢測微小缺陷，然而受目前的技術(shù)限制，速度太慢。為了解決這些問(wèn)題，產(chǎn)業(yè)界開(kāi)始采用多朿電子束檢查設備，但是此項技術(shù)可能到2020年時(shí)也準備不好。

　　那么7納米與5納米的解決方案在哪里?Vaez-Iravani說(shuō)，實(shí)際上未來(lái)生產(chǎn)線(xiàn)中光學(xué)與電子束兩種檢查設備都必須準備好。

　　工藝檢測也是需要面對的問(wèn)題。在一條生產(chǎn)線(xiàn)中檢測點(diǎn)有許許多多，也不可能由一種設備全部解決，芯片制造商必須使用多種不同的檢測設備。KLA-Tencor圖形市場(chǎng)部副總裁Ady Levy說(shuō)，當IC設計由一個(gè)工藝節點(diǎn)向下一個(gè)邁進(jìn)時(shí)，計量檢測設備同樣面臨挑戰。不管是光學(xué)或是電子束設備，都必須考慮它的信號與噪聲比、測量精度、使用是否方便，以及在量產(chǎn)中是否有它的價(jià)值與地位。

　　Lam的泮說(shuō)，還有挑戰在等著(zhù)我們。由于表面的散射效應、高線(xiàn)和通孔及更大的變異等，將推動(dòng)業(yè)界采用低電阻率金屬層，同時(shí)開(kāi)發(fā)工藝解決方案要求更嚴的工藝控制。采用下一代光刻EUV或者延伸多次圖形曝光技術(shù)等，以及下一代器件實(shí)現經(jīng)濟性的量產(chǎn)，都需要有更嚴的工藝控制，以實(shí)現可接受的成品率，當然還包括面對成本的挑戰。