采用邊界掃描法測試系統級芯片互連的信號完整性

互連中的信號完整性損耗對于數千兆赫茲高度復雜的SoC來(lái)說(shuō)是非常關(guān)鍵的問(wèn)題，因此經(jīng)常在設計和測試中采用一些特殊的方法來(lái)解決這樣的問(wèn)題。本文介紹如何利用片上機制拓展JTAG標準使其包含互連的信號完整性測試，從而利用JTAG邊界掃描架構測試高速系統級芯片(SoC)的互連上發(fā)生的時(shí)延破壞。

互連中的信號完整性損耗對于數千兆赫茲高度復雜的SoC來(lái)說(shuō)是非常關(guān)鍵的問(wèn)題，因此經(jīng)常在設計和測試中采用一些特殊的方法來(lái) 解決這樣的問(wèn)題。我們認為，完整性損耗(本文有時(shí)也稱(chēng)為完整性故障)是在電壓失真(噪聲)和時(shí)延破壞(偏移)超過(guò)能接受的門(mén)限時(shí)發(fā)生的。這樣的門(mén)限取決于 制造所采用的工藝技術(shù)。這種故障情況的發(fā)生有著(zhù)許多不可預料的原因，包括：1. 產(chǎn)生寄生值，例如晶體管尺寸、跨導、門(mén)限電壓、寄生電阻/電感/電容值等等的工藝變化，以及傳輸線(xiàn)效應，例如串擾、過(guò)沖、反射，電磁干擾等，這些問(wèn)題都很 難分析而且制造過(guò)程中會(huì )有變化的互連間耦合效應(如耦合電容和互感)。2. SoC中開(kāi)關(guān)同時(shí)切換引起的地線(xiàn)反彈，通常會(huì )造成噪聲余量的變化。

完整性故障模型

最被廣泛使用的模型是最大入侵方(MA)故障模型，這是許多研究人員用來(lái)對長(cháng)距離互連進(jìn)行串擾分析和測試的一個(gè)簡(jiǎn)化模型。如 圖1所示，該模型假設在V(受害方)線(xiàn)上傳輸的信號會(huì )受到在另外一條相鄰的A(入侵方)線(xiàn)上的信號/變化的影響。這種耦合影響可以用一般的耦合元件Z來(lái)概 括。一般來(lái)說(shuō)這種影響的后果是噪聲(引起振鈴和功能錯誤)和時(shí)延(引起性能降級)。

本文使用了相同的模型。然而我們需要強調的是，對何種模式會(huì )造成最大的完整性損耗仍有爭論。顯然傳統的MA模型只考慮了電容 耦(couplingC)，所有的入侵方方同時(shí)作相同的跳變，而受害方或保持不變(針對最大的振鈴)，或作出相反的跳變(針對最大的時(shí)延)。當互感起作 用時(shí)，一些研究人員利用其它方式(偽隨機或恒定)產(chǎn)生測試模式來(lái)形成最大的完整性損耗。雖然我們仍使用MA模型，但測試方法并不取決于測試模式。在本文中 假設測試模式已被確定，讀者可以看到它們是如何通過(guò)增強的JTAG架構高效地饋入互連的。

完整性損耗傳感器(ILS)單元

由于千兆赫茲芯片中的完整性損耗已受到越來(lái)越多人的重視，一些研究人員開(kāi)發(fā)出了系列片上傳感器。許多這樣的完整性損 耗傳感器(ILS)的基礎都是放大器電路，它能夠檢查出電壓破壞和時(shí)延門(mén)限。采用D觸發(fā)器的BIST(內置自檢)結構被推薦用于運放傳播時(shí)延偏差的檢測。 在測試模式期間，待測試的運放或被放置于電壓跟隨器配置中以檢測斜率偏差，或被置于比較器配置中以檢測信號傳播時(shí)延偏差。

采用IDDT和邊界掃描方法是解決總線(xiàn)互連缺陷的一種測試技術(shù)示。在本例中一個(gè)內置傳感器被集成進(jìn)了系統中。該傳感器是一個(gè) 片上電流鏡像，可以將散亂的電荷轉換成相關(guān)的測試時(shí)間。噪聲檢測器(ND)和偏移檢測器(SD)單元都是基于改進(jìn)的串耦PMOS差分傳感放大器，因此價(jià)格 十分便宜。這些單元緊鄰互連的端末，對實(shí)際信號和噪聲進(jìn)行取樣。每當噪聲或偏移高于可接受的限值時(shí)，這些單元就產(chǎn)生1到0的跳變，并存儲于觸發(fā)器中，以便 于進(jìn)一步分析。

有人提供了一個(gè)價(jià)格較高但更精確的電路，可以皮秒級測試抖動(dòng)和偏移，這種被稱(chēng)為EDTC的電路以免打擾方式取樣信號，并通過(guò)低速串行信息發(fā)出測試信息。當成本不成問(wèn)題時(shí)，精確信號監視概念就能被研究人員所接受，甚至會(huì )產(chǎn)生片上示波器的想法。

ILS單元

雖然任何ILS傳感器都能用于完整性損耗檢測，但為了簡(jiǎn)單、經(jīng)濟和實(shí)驗的目的，我們還開(kāi)發(fā)了自己的ILS單元。下面將簡(jiǎn)要介紹這種單元的電路和功能，但這種單元的詳細功能不在本文討論范圍。

本例所用的ILS是如圖2所示的時(shí)延破壞傳感器?？山邮艿臅r(shí)延范圍(ADR)被定義為觸發(fā)時(shí)鐘沿開(kāi)始的一段時(shí)間，所有輸出跳 變必須在這段時(shí)間內發(fā)生。測試時(shí)鐘用于創(chuàng )建窗口，以確定可接受的偏移范圍。如果輸入信號a的跳變發(fā)生在b為邏輯’0’的時(shí)間內，那么信號a就在可接受的時(shí) 延范圍內。任何在b為邏輯’1’的時(shí)間內發(fā)生的跳變均經(jīng)過(guò)傳輸門(mén)傳遞給XNOR門(mén)，這是利用動(dòng)態(tài)預充電邏輯實(shí)現的。根據合理的時(shí)延范圍調整反向器1。在b 為1的時(shí)間內有信號跳變時(shí)輸出c就為1，直到b變?yōu)?，開(kāi)始下一個(gè)預充電循環(huán)周期。輸出用來(lái)觸發(fā)一個(gè)觸發(fā)器。圖3所示為輸入信號a有2個(gè)信號跳變的單元 SPICE仿真，采用0.18μm技術(shù)實(shí)現。第1個(gè)信號跳變發(fā)生在0.2ns處，當時(shí)b為0，輸出保持為0。第2個(gè)信號跳變發(fā)生在3.5ns處，此時(shí)b為 1，由于超出了可接受的時(shí)延周期，輸出c保持為1直到b變?yōu)?。時(shí)延傳感器還能檢測到由串話(huà)引起的跳變錯誤。脈沖可以被反饋到觸發(fā)器以存儲時(shí)延發(fā)生事件， 供以后進(jìn)一步閱讀/分析。

增強的邊界掃描單元

邊界掃描是一種被廣泛使用的測試技術(shù)，它要求在輸入或輸出引腳和內部?jì)群诉壿嬛g配置邊界掃描單元。邊界掃描測試技術(shù)能夠高 效地測試內核邏輯和互連。圖4給出了傳統帶移位和更新節點(diǎn)的標準邊界掃描單元(BSC)。Mode_1使單元處于測試模式。在掃描操作中數據通過(guò)移位寄存 器(Shift-DR狀態(tài))進(jìn)行移位 。通過(guò)掃描輸入端口(TDI)被掃描進(jìn)邊界掃描單元的測試模式在Update-DR狀態(tài)(UpdateDR信號)下得到并行使用。連接于內部邏輯和輸出引 腳之間的邊界掃描單元可以并行捕獲電路響應，并通過(guò)掃描輸出端口(TDO)掃描輸出。利用JTAG標準(IEEE 1149.1)可以測試互連的粘連、開(kāi)路和短路等故障情況，這是通過(guò)“EXTEST”指令實(shí)現的，在該指令操作下TAP控制器利用BSC從互連中分離出內 核邏輯。但這種測試的目的并不是測試互連的信號完整性。為了測試互連的信號完整性，需要對標準架構作少許的改進(jìn)。