嵌入式存儲器的測試及可測性設計研究

引言

近年來(lái)，消費者對電子產(chǎn)品的更高性能和更小尺寸的要求持續推動(dòng)著(zhù)SoC（系統級芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續推動(dòng)這種無(wú)止境的需求以及繼續解決器件集成領(lǐng)域的挑戰，最關(guān)鍵的是要在深亞微米半導體的設計、工藝、封裝和測試領(lǐng)域獲得持續的進(jìn)步。

SoC是采用IP復用技術(shù)的一種標準設計結構，在多功能電子產(chǎn)品中得到了廣泛的應用。SoC的典型結構包括CPU、存儲器、外圍邏輯電路、多媒體數字信號編解碼器和接口模塊等?，F在的SoC中，存儲器通常占據整個(gè)芯片的大部分面積，并且可能包括各種類(lèi)型的嵌入式存儲器，如DRAM、SRAM及Flash存儲器等，可滿(mǎn)足不同的應用需要。目前SoC設計要求存儲器的容量不斷地增大，嵌入式存儲器在SoC中所占的面積百分比也隨之不斷增加。另外，SoC的復雜度不斷地提高而集成電路工藝尺寸在不斷減小，這就導致嵌入式存儲器的制造缺陷比例也不斷地增加。因此嵌入式存儲器的故障率對于SoC的總成品率的影響越來(lái)越大，而保證低故障率的關(guān)鍵是高效率和高故障覆蓋率的嵌入式存儲器測試方案。

在我國，集成電路測試及可測性設計，特別是存儲器的測試研究相對國際上的研究比較落后。目前，我國自主研究的測試算法以及開(kāi)發(fā)的測試設備還沒(méi)有形成產(chǎn)業(yè)化，還不能與國際上先進(jìn)的集成電路測試設備相抗衡。而近幾年來(lái)，我國在集成電路領(lǐng)域加大了投入，集成電路產(chǎn)業(yè)也得到了長(cháng)足的進(jìn)步。

集成電路測試也是一個(gè)知識密集型的高投入領(lǐng)域，一直是我國集成電路產(chǎn)業(yè)發(fā)展的制約因素。半導體工業(yè)成本發(fā)展的特點(diǎn)就是它的單位功能制造成本以每年平均25%~30%的比例下降，而測試成本卻以每年平均10.5%的比例提高。隨著(zhù)集成電路復雜度的不斷提高，為其設計的測試電路也越來(lái)越復雜，測試電路占用的芯片面積及設計制造成本也變得更高。

本文對嵌入式存儲器的測試及可測性設計進(jìn)行研究總結，為我國存儲器測試的研究以及集成電路測試產(chǎn)業(yè)的發(fā)展奠定堅實(shí)的技術(shù)基礎。

嵌入式存儲器測試方法

半導體存儲器自20世紀60年代開(kāi)始設計生產(chǎn)以來(lái)，在設計結構、產(chǎn)品的性能和存儲的密度等各方面發(fā)生了巨大的變化，現在嵌入式存儲器技術(shù)的發(fā)展已經(jīng)取得了很大的成就，并被廣泛應用于各類(lèi)基于SoC芯片設計的電子產(chǎn)品中，已經(jīng)成為大多數電子系統中必不可少的組成部分，在人們的生產(chǎn)生活中起到了舉足輕重的作用。嵌入式存儲器的測試方法主要包括以下三類(lèi)：

存儲器直接存取測試

此類(lèi)測試方法把嵌入式存儲器部分從整個(gè)系統中分離出來(lái)，由專(zhuān)用的存儲器測試電路連接到存儲器接口上對嵌入式存儲器進(jìn)行測試，系統框圖如圖1所示。

圖1 存儲器直接存取測試

專(zhuān)門(mén)設計的存儲器接口電路僅在需要對存儲器進(jìn)行測試時(shí)才通過(guò)I/O多路選擇器選擇使用，并利用測試儀產(chǎn)生的存儲器測試向量對存儲器進(jìn)行測試。因此這種測試方法可以從芯片的封裝引腳直接對嵌入式存儲器進(jìn)行測試，也可以直接對存儲器測試的邏輯狀態(tài)和存儲器運行的過(guò)程進(jìn)行監控和測試，可以方便地實(shí)現嵌入式存儲器的多種測試算法。但這種測試方法也存在不足之處，對存儲器進(jìn)行測試的測試向量需要串行化后才能通過(guò)I/O端口的多路選擇器送入存儲器接口電路，這樣不僅增加了測試的復雜度，而且還增加了測試的時(shí)間。

片上微處理器測試

這種測試方法利用SoC上的微處理器構造測試系統對嵌入式存儲器進(jìn)行測試。首先，選擇對嵌入式存儲器進(jìn)行測試的測試算法，利用微處理器的匯編語(yǔ)言編寫(xiě)相應的測試算法程序；然后，通過(guò)微處理器匯編語(yǔ)言的編譯器得到可執行代碼；接下來(lái)，將可執行代碼下載到系統中，通過(guò)微處理器的運行產(chǎn)生相應的測試向量，并按照測試算法對嵌入式存儲器進(jìn)行測試。測試的結果由微處理器進(jìn)行比較評估，也可以由專(zhuān)門(mén)設計的結果處理電路進(jìn)行結果判定。

這種測試方法的優(yōu)點(diǎn)是利用SoC現有資源，而不需要設計額外的測試電路，也不需要對現有電路進(jìn)行任何修改，因此不會(huì )增加額外的面積開(kāi)銷(xiāo)，也不會(huì )降低性能。這種測試方法可以采用任何一種測試算法對嵌入式存儲器進(jìn)行測試，可以提供全故障診斷和進(jìn)行全速測試。但是這種測試方法也有一定的缺點(diǎn)，首先芯片中的嵌入式存儲器部分或者全部與微處理器不相連，需要有專(zhuān)用的接口電路對測試算法的二進(jìn)制代碼進(jìn)行處理，其次不同測試算法的編程和程序修改需要大量的時(shí)間和人力，還有這種測試方法不能測試存儲測試程序的存儲器。

存儲器內建自測試

存儲器內建自測試（Build-in Self Test, BIST）是近幾年里大量應用于存儲器測試領(lǐng)域里的一種非常重要的技術(shù)。這種技術(shù)利用芯片內部專(zhuān)門(mén)設計的BIST電路進(jìn)行自行測試，能夠對嵌入式存儲器、組合和時(shí)序邏輯電路等具有復雜電路結構的嵌入式模塊進(jìn)行全面的測試。存儲器BIST電路將產(chǎn)生測試向量的電路模塊以及檢測測試結果的比較模塊都置于芯片的內部，在測試完成后，將測試的結果通過(guò)芯片的測試管腳送出到芯片的外部，從而增加了很少的管腳用于進(jìn)行測試。存儲器BIST電路的結構包含三類(lèi)：與系統正常運行并發(fā)的存儲器BIST電路結構；與系統正常運行不能并發(fā)的存儲器BIST電路結構，在存儲器BIST電路運行期間，必須中斷系統的正常運行，同時(shí)存儲器內不能保存系統運行的任何信息；與系統正常運行不能并發(fā)，但是在存儲器BIST電路運行期間，可以保存系統運行時(shí)的內容，并在系統測試結束后恢復運行。

針對不同的嵌入式存儲器，需要專(zhuān)門(mén)針對可能產(chǎn)生的各種缺陷類(lèi)型，采用一種或多種測試算法來(lái)設計專(zhuān)用BIST電路。通常嵌入式存儲器的BIST電路包括測試向量產(chǎn)生模塊、測試算法控制模塊和結果分析模塊。結構框圖如圖2所示。

圖2 存儲器BIST電路結構

存儲器的測試算法

存儲器測試需要根據測試算法的要求產(chǎn)生大量的測試向量，要反復對所有的存儲器單元進(jìn)行讀/寫(xiě)操作，并與預期值進(jìn)行比較。測試算法設計的目標是能夠盡可能多地檢測出存儲器的各種故障。為了在盡可能短的測試時(shí)間和測試費用限制下測試出最多的存儲器故障，選擇高效的測試算法是至關(guān)重要的。目前應用比較廣泛的存儲器測試算法主要包括偽隨機存儲器測試算法、確定性存儲器測試算法，以及March系列存儲器測試算法三類(lèi)。