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EEPW首頁(yè) >> 主題列表 >> 可測性設計

一種安全可控的SoC可測性設計

  • 提出了一種安全可控的可測性設計DFT（Design For Test）。DFT既能夠完成對SoC的測試，又能保障SoC自身敏感信息和關(guān)鍵技術(shù)的安全。
  • 關(guān)鍵字： SoC  可測性設計  信息安全  

嵌入式存儲器的測試及可測性設計研究

  • 引言 近年來(lái)，消費者對電子產(chǎn)品的更高性能和更小尺寸的要求持續推動(dòng)著(zhù)SoC（系統級芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續推動(dòng)這種無(wú)止境的需求以及繼續解決器件集成領(lǐng)域的挑戰，最
  • 關(guān)鍵字： 嵌入式存儲器  測試  可測性設計    

一種針對多級串聯(lián)模擬電路的可測性設計技術(shù)

  • 摘要：隨著(zhù)集成電路的發(fā)展，測試難度的增加，可測試性設計也越來(lái)越重要。針對串聯(lián)結構的模擬電路提出一種可測性設計結構，該結構大大提高了電路內系統模塊的可測試性，減少了需要額外引出的I／O數，同時(shí)不隨內部模塊
  • 關(guān)鍵字： 多級  串聯(lián)  模擬電路  可測性設計    

一款雷達芯片的基于掃描路徑法可測性設計

  • 針對一款雷達芯片電路采用基于掃描路徑法的可測性設計，在設計過(guò)程中采用時(shí)鐘復用技術(shù)、IP隔離技術(shù)，以及針對具體的時(shí)鐘產(chǎn)生電路采用了其他特殊處理技術(shù)；通過(guò)采用多種恰當有效的可測性設計策略后，大大提高了該芯片電路可測性設計的故障覆蓋率，最終其測試覆蓋率可達到97％，完全滿(mǎn)足設計指標的要求。
  • 關(guān)鍵字： 雷達芯片  可測性設計  路徑    

基于SRAM的FPGA連線(xiàn)資源的一種可測性設計

  • 本文提出在FPGA芯片內插入多條移位寄存器鏈的方法，可使測試開(kāi)關(guān)盒連線(xiàn)資源的時(shí)問(wèn)比傳統的測試方法和已有的一種方法時(shí)間上減少了99％以上，大大降低了測試的時(shí)間，降低了測試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內。
  • 關(guān)鍵字： SRAM  FPGA  資源  可測性設計    
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可測性設計介紹

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