成功解決FPGA設計時(shí)序問(wèn)題的三大要點(diǎn)

從導入時(shí)序報告文件開(kāi)始， TimingDesigner軟件為關(guān)鍵信號延時(shí)創(chuàng )建變量，并在電子數據表中規劃和分配這些信號端口。變量過(guò)去是用來(lái)在時(shí)序圖中更新時(shí)鐘與數據關(guān)系?，F在，可確定在FPGA器件內捕捉寄存器中的邊緣關(guān)系。

內部寄存器建立和保持是從時(shí)序報告和相關(guān)的約束中提取所需的時(shí)序。下一步，在時(shí)序圖表中添加另外兩個(gè)信號和偏移時(shí)序報告中的布線(xiàn)延時(shí)；在捕捉寄存器中添加數據和時(shí)鐘，然后建立和保持FPGA器件適用的約束。用時(shí)鐘邊緣和有效數據窗口邊緣的補償確定必要的相位偏移，來(lái)平衡設計中有效的數據窗口。

3.平衡有效數據窗口

我們可以使用下列公式來(lái)確定PLL時(shí)鐘信號產(chǎn)生的相位偏移：

1、從設計的實(shí)際有效數據窗口減少FPGA裝置I/O部分的最小有效數據窗口，然后結果除于2，實(shí)際結果為這2個(gè)有效數據窗口的差額(DlyDVW)。(參考圖3)

DlyDVW = (DVWdata - DVWdev) / 2

2、I/O寄存器數據建立時(shí)間加上DlyDVW值，就確定了相對時(shí)鐘邊緣的有效數據窗口(DlyRelSU)。

DlyRelSU = DlyDVW + IOEsu

3、最后，從相對建立時(shí)間(上面第2步得到的數值)，減去時(shí)鐘信號與捕捉寄存器的有效數據窗口(從時(shí)序圖測量)之間的補償。

Clk_offset = DlyRelSU - EdgeOffset

利用上述公式，我們可以確定FPGA開(kāi)發(fā)系統中PLL的相位偏移量，并執行到下一步的布局和布線(xiàn)。

4.驗證結果

再次導入做過(guò)以上修改的布線(xiàn)后時(shí)序文件，TimingDesigner軟件會(huì )自動(dòng)更新需要的數值，并更正及重新定位I/O單元的時(shí)鐘信號CQ_intPLL。如圖6所示。依靠改變PLL，確切的平衡建立和保持空余將是不可能的。對于這些情況下，應該在FPGA裝置的PLL中獲取平衡增量以解決這個(gè)問(wèn)題。

圖6：在改變時(shí)鐘和平衡建立及保持空余后，獲取數據分析的時(shí)序圖表。

本文小結

高速設計往往有嚴格的規范和嚴謹的發(fā)布時(shí)間表，所以需要一個(gè)交互式的時(shí)序規劃和分析工具，來(lái)獲得快速和完整的時(shí)序空余，以分析并解決可能影響到最終設計成功的因素。本文說(shuō)明了如何利用TimingDesigner軟件對FPGA設計流程進(jìn)行準確地捕捉和交換時(shí)序信息，以幫助在整個(gè)設計過(guò)程中管理時(shí)序空余，并提供可視化的界面驗證設計，并預測設計性能。今天的FPGA器件產(chǎn)品都帶有多功能的時(shí)鐘配置和豐富的I/O資源，并且帶有高數據傳輸能力，TimingDesigner軟件為高速存儲器如DDR QDR SRAM提供精確的關(guān)鍵路徑時(shí)序分析功能。