成功解決FPGA設計時(shí)序問(wèn)題的三大要點(diǎn)

從圖4可以看出在FPGA的管腳上，PCB傳播延遲與時(shí)鐘(CQ_FPGA)和數據(Q_FPGA)信號間的關(guān)系。在TimingDesigner軟件的動(dòng)態(tài)鏈接參數表中使用單獨的變量可以輕松地獲得PCB板的延時(shí)及延遲值對相關(guān)的信號的影響?，F在，我們可以在適當的FPGA裝置中，為獲取時(shí)鐘而得到內部布線(xiàn)延遲和確定正確的相位偏移。

FPGA設計要素

大多數的FPGA利用約束驅動(dòng)進(jìn)行布局和布線(xiàn)。時(shí)序約束為關(guān)鍵信號提供時(shí)序信息。TimingDesigner軟件提供獨特的時(shí)序參考圖如測量和計算變量結果，從行內文字到文件都支持廠(chǎng)商特定的約束語(yǔ)法。例如，在一個(gè)FPGA約束布線(xiàn)中，對符合其動(dòng)態(tài)文字窗口的語(yǔ)法要求中，可以通過(guò)時(shí)序圖中為特定信號計算延遲誤差。然后，我們可以將這些語(yǔ)法通過(guò)一個(gè)文本文件導入到FPGA的開(kāi)發(fā)系統中，或者我們可以直接將數值復制到FPGA的約束編輯器中。

對于高速存儲器接口設計，數據存儲器被放置在FPGA裝置I/O單元的附近，以盡量減少布線(xiàn)延時(shí)的影響。該I/O單元只有一個(gè)布線(xiàn)路徑為輸入數據信號，因此在數據總線(xiàn)的每一部分都存在數據路徑延遲。FPGA的PLL也被用來(lái)進(jìn)行適當的時(shí)鐘控制，并通常有幾種可能的從輸入焊盤(pán)到捕捉寄存器的路徑。制造商通過(guò)控制特定的屬性，使PLL的特點(diǎn)包括相位偏移，相乘，或相除等因素，無(wú)論是原始示例的設計代碼或約束都可以帶入模塊。因此，時(shí)鐘和數據路徑的布線(xiàn)和延誤必須確定，以實(shí)現適當的時(shí)鐘相位偏移。

圖5：TimingDesigner軟件為FPGA設計流程提供直觀(guān)的界面。

在FPGA的最初布局和布線(xiàn)完成后，時(shí)序報告提供數據總線(xiàn)中每個(gè)時(shí)序的詳細延時(shí)信息。如果有必要，可為FPGA開(kāi)發(fā)系統的關(guān)鍵信號設定延時(shí)路徑，TimingDesigner軟件可以提取相關(guān)信息和利用圖表更新。在這個(gè)設計實(shí)例中，我們需要輸入數據總線(xiàn)和相關(guān)時(shí)鐘信號的時(shí)序報告。

1.導入布線(xiàn)后的時(shí)序到TimingDesigner軟件中

導入FPGA的時(shí)序報告信息，我們需要規劃最壞的情況從而確定在圖表(Q_FPGA)中相關(guān)的波形圖。信號設計規范定義在同一個(gè)時(shí)序圖表中不能帶有同名的波形圖。通過(guò)規劃端口， TimingDesigner軟件可以過(guò)濾時(shí)序報告并提取有用的信息。這些規劃被存儲在圖表文件內并可預先解決的布局和布線(xiàn)問(wèn)題。