成功解決FPGA設計時(shí)序問(wèn)題的三大要點(diǎn)

延遲時(shí)鐘信號可以實(shí)現中心對齊以避免各種溫度變化和其他類(lèi)似的設計影響，可能會(huì )對時(shí)鐘或數據方面帶來(lái)一些影響，但不會(huì )很大，但違背了接收存儲器的建立或保持時(shí)序的要求。在理論上，對于大部分器件，中心對齊的時(shí)鐘邊緣將最大限度地建立和保持時(shí)序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時(shí)鐘信號的中心對齊將提供更多的時(shí)序空余。

理想的解決辦法是為器件的建立和保持提供一個(gè)最大的安全空余，可以通過(guò)轉化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們?yōu)榻邮掌骷_定最低的有效數據窗口，在實(shí)際有效數據窗口的中心窗內可以給我們的存儲器提供設計參數。

利用接收器件最小的建立和保持時(shí)間，我們可以利用下面的公式確定最小的安全的有效數據窗口：

最小創(chuàng )建時(shí)間+最低保持時(shí)間=最低有效數據窗口

如圖3所示，在存儲器器件中可以看出，實(shí)際結果是在有效數據窗口中間。為了確保獲取數據，總線(xiàn)必須在接收器最小的有效數據窗口外的安全區域內進(jìn)行轉換。根據時(shí)鐘與數據的關(guān)系，信號設計在任一區域內，在獲取數據時(shí)，我們確保盡可能多的安全空余。

圖3：平衡實(shí)際有效數據窗口中的最小有效數據窗口。

實(shí)現適當的時(shí)鐘偏移

源同步時(shí)鐘的相位偏移將有效地改變存儲控制器接收寄存器的最小有效數據窗口，因此將形成平衡有效數據窗口。時(shí)鐘偏移調整是FPGA裝置中PLL器件的一個(gè)組成部分。要確定偏移的值，我們必須考慮到影響信號的布線(xiàn)延遲和任何外部延遲。

首先，我們使用TimingDesigner軟件通過(guò)存儲器數據表為QDR SRAM創(chuàng )造一個(gè)圖表(圖4)。我們利用此圖確定存儲器與有效數據窗口中的時(shí)鐘和數據信號時(shí)序的關(guān)系。目的是精確定義存儲器的信號關(guān)系，并在PCB到FPGA的設計中傳遞這種關(guān)系。

圖4：QDR存儲器讀取時(shí)序圖MT54W1MH18J。