成功解決FPGA設計時(shí)序問(wèn)題的三大要點(diǎn)

FPGA的設計與高速接口技術(shù)可以幫助你滿(mǎn)足今天的市場(chǎng)要求，但也提出了一些有趣的設計挑戰。為了確保存儲器接口的數據傳輸準確，在超過(guò)200兆赫茲以上，進(jìn)行時(shí)序分析將發(fā)揮更突出的作用，以識別和解決系統運行的問(wèn)題。在這些頻率內，最重要的是創(chuàng )建和控制時(shí)序空余，留下最小的空余，以確保數據采集和演示窗口的準確。更快的邊緣速率同時(shí)也放大物理設計的影響，造成信號完整性問(wèn)題，對此則需要更多的沉降時(shí)間及縮小時(shí)序空余。

FPGA器件現在還包括某些先進(jìn)的功能，如支持帶有I/O單元接口的雙通道數據(DDR)和板上鎖相環(huán)(PLL)網(wǎng)絡(luò )進(jìn)行精確時(shí)鐘控制等等。這些在FPGA技術(shù)中的高級功能均提供先進(jìn)的接口模塊，從而有助于減少界面設計，再加上TimingDesigner軟件的獨特能力，在最短的時(shí)序中提供最準確、有力的解決方案。本文主要探討了DDR型存儲器接口設計中必要的時(shí)鐘偏移及數據采集的時(shí)序空余。

DDR/QDR存儲器接口的設計問(wèn)題

DDR或四倍數據速率(QDR)存儲設備可以提供和接受兩倍于器件時(shí)鐘頻率的源同步數據，這意味著(zhù)數據在時(shí)鐘的上升緣和下降緣傳輸。此外，需要捕捉時(shí)鐘偏移和進(jìn)行適當地調整，以確保適當的時(shí)鐘與數據關(guān)系。

圖1：TimingDesigner軟件便于捕獲設計特點(diǎn)的圖形界面窗口。

如前所述，現在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網(wǎng)絡(luò )。這意味著(zhù)，你必須有一個(gè)方式來(lái)控制模塊的準確和可靠。為了說(shuō)明這一點(diǎn)，讓我們來(lái)讀取QDR II SRAM源同步接口的設計要求看看實(shí)例。

在同步存儲器系統例如QDR SRAM中，數據是與時(shí)鐘同步的，所以存儲器數據的相位必須旋轉90度。這種相位旋轉通常在有效數據窗口中進(jìn)行時(shí)鐘中心調整，這是QDR實(shí)現準確數據采集的一個(gè)重要設計特點(diǎn)(見(jiàn)圖2)。如果要改變時(shí)鐘中心，我們可以通過(guò)對板上FPGA的PLL網(wǎng)絡(luò )進(jìn)行簡(jiǎn)單的延時(shí)時(shí)鐘信號來(lái)達到。

圖2：中心對齊的時(shí)鐘/數據關(guān)系。