SoC測試的概念及實(shí)例詳解

1. 掃描ATPG測試

掃描配置如圖1所示。需要注意的是，掃描鏈的輸入邊沿正好是相對的，因此在測試儀上可以對多個(gè)器件進(jìn)行并行掃描測試。本文用到的器件比較特殊，因為它整合了層敏感掃描和復合掃描。DRAM的BIST控制器是一家技術(shù)合伙公司的某個(gè)硬宏中的一部分，具有LSSD掃描功能。設計的剩余部分盡可能地采用了標準的復合掃描觸發(fā)器。在LSSD掃描電路與內核(復合掃描)邏輯之間沒(méi)有插入任何隔離邏輯。LSSD和復合掃描的整合存在一定的問(wèn)題，因為由于時(shí)序問(wèn)題可能會(huì )導致某些觸發(fā)器捕捉值的不確定性，從而失去故障覆蓋。LSSD和復合掃描之間的不同時(shí)序概念使得很難做到時(shí)序匹配，不過(guò)借鑒其它設計的經(jīng)驗可以解決這些問(wèn)題。

考慮到掃描期間某些不想要的模式可能會(huì )被激活，可能導致設計的某些部分不會(huì )被掃描到，而邏輯部分只占整個(gè)硅片面積的很小部分，因此邏輯故障覆蓋率的降低是可以容忍的，它不會(huì )降低器件的總體故障覆蓋率。邏輯部分的單次掃描故障覆蓋率大約是95%，而總的單次掃描故障覆蓋率將超過(guò)98%。

2. SRAM測試

SoC中包含有不同尺寸和類(lèi)型的多個(gè)SRAM模塊和DRAM。先來(lái)看看SRAM，它們被組合成與微處理器(數據、代碼存儲器)緊密相連的CPU SRAM以及主要由硬盤(pán)控制器邏輯使用的HDC SRAM。有些組是微控制器可以訪(fǎng)問(wèn)的，有些組則不能被微控制器訪(fǎng)問(wèn)。下文將討論專(zhuān)門(mén)用于存儲器測試的測試配置，包括通過(guò)BIST完成的CPU SRAM測試和HDC SRAM測試以及DRAM測試。

a) 基于CPU的SRAM測試策略

較大的SRAM宏被實(shí)現為密集SRAM，其版圖經(jīng)手工優(yōu)化后將技術(shù)用至極限以節省空間和功耗。為了達到更高的良品率，在密集SRAM中還需增加一些冗余單元。為了減少測試成本，測試插入應盡可能少。大多數測試流程是由運行于存儲器測試系統中的eDRAM存儲器測試驅動(dòng)的，因此要求也能在存儲器測試儀上進(jìn)行SRAM測試。由于這樣的原因，用于微控制器可存取存儲器模塊的SRAM測試算法需要被存儲在ROM中，因此也被稱(chēng)為MSIST(存儲器軟件實(shí)現的自測試)。很容易在存儲器測試儀上對該程序加以控制，也可以經(jīng)過(guò)簡(jiǎn)單的掩模重設計對它進(jìn)行修改。測試配置如圖2所示。微控制器內核無(wú)法測試HDC內部的小模塊，這些模塊必須通過(guò)如圖3所示的MBIST(存儲器內置自檢)結構進(jìn)行測試。因此在一個(gè)專(zhuān)用的存儲器測試儀上用單個(gè)測試插入就可以執行所有的存儲器測試，第二步完成冗余單元的融接。

b) 用于雙端口SRAM的軟件BIST

通過(guò)下載軟件和使用處理器實(shí)現BIST算法完成對設計中雙端口SRAM的測試。并不是SoC器件中的所有SRAM都可以直接被處理器讀寫(xiě)，因此可能還需要額外的邏輯，如FIFO。雖然一般情況下BIST算法不是太復雜，但仍需要為這種方法在準備軟件測試式樣方面作出一些努力。然而還需十分小心以確保創(chuàng )建片上MBIST邏輯時(shí)考慮了RAM的硬件版圖(圖3)。軟件方法的優(yōu)點(diǎn)在于，至少對于大多數SRAM來(lái)說(shuō)，MBIST執行訪(fǎng)問(wèn)的方式和速度與功能訪(fǎng)問(wèn)完全相同。

c) DFM

所有SRAM測試都能創(chuàng )建位故障圖(BFM)，一般通過(guò)CPU的數據總線(xiàn)輸出BFM。這些BFM就是基本的DFM，可以為工藝工程師學(xué)習和改善良品率提供必要的信息。

DRAM測試

圖4：DRAM測試配置。

在過(guò)去幾年中，嵌入式DRAM測試一直是重點(diǎn)開(kāi)發(fā)對象，在這個(gè)SoC器件中已經(jīng)實(shí)現了相關(guān)文獻中提及的一些想法。DRAM BIST能夠進(jìn)行內置冗余計算(也被稱(chēng)為BISR(內置自修))，但該功能一般不用。BIST邏輯本身是利用ATPG模式和LSSD掃描寄存器進(jìn)行測試的。DRAM配置用于高度并行的測試。DRAM測試時(shí)間一般要比邏輯測試時(shí)間長(cháng)得多，因此我們需要重點(diǎn)關(guān)注高度并行的測試以減少每個(gè)器件的有效測試時(shí)間。

嵌入式DRAM預融接測試是在專(zhuān)門(mén)的存儲器測試儀上使用直通模式下的BIST完成的(圖4)。采用這種方法的原因是可以通過(guò)減少冗余修補計算時(shí)間和高度并行測試縮短測試時(shí)間。專(zhuān)用存儲器測試儀具有一些典型的優(yōu)勢：為存儲器測試算法提供硬件支持，為整個(gè)數兆存儲器提供存儲和分析故障位信息的容量，可以為高度并行測試提供大量充足的電源。

為了方便與存儲器ATE一起使用，對本文提及的SoC器件做了適當的修改。為了配置成存儲器，該器件需要最小的測試模式輸入(預備序列)。一旦配置好后，就能提供典型的包括可訪(fǎng)問(wèn)冗余數據輸入和輸出的存儲器接口。通過(guò)限制地址和數據輸入的數量以及在裸模的二個(gè)相向邊沿物理定位所有必須的襯墊實(shí)現高度并行的測試(圖4)。

利用BIST完成DRAM測試

如前所述，DRAM模塊內含一個(gè)BIST控制器，可以利用一條IEEE1149.1指令對芯片作出適當配置后激活該控制器(圖4)。當融接完成后，可以不用專(zhuān)門(mén)考慮存儲器修復即可在標準邏輯ATE上進(jìn)行DRAM測試。所需的連接數量也有大幅下降，因為BIST可以產(chǎn)生地址和片上控制信號，并產(chǎn)生單次通過(guò)/失敗結果。

DFM原理可以用來(lái)指導DRAM結構的開(kāi)發(fā)。重點(diǎn)不是限制襯墊的數量和位置，而是使嵌入式存儲器具有最大的可控制性和可觀(guān)察性，并可以通過(guò)JTAG控制器選擇最小測試模式入口序列。然而，實(shí)際使用的是更寬的控制和數據總線(xiàn)訪(fǎng)問(wèn)，包括裸片各邊沿上的襯墊。這種模式適用于故障分析，在生產(chǎn)測試過(guò)程中并不使用，因為SRAM測試同樣會(huì )創(chuàng )建位故障圖，并將它傳送給ATE用于進(jìn)一步分析。

上述SoC器件中包含有二個(gè)環(huán)形振蕩器，主要用于生產(chǎn)期間的速度測試。這二個(gè)環(huán)形振蕩器的固有周期約為2ns，并各自連接32分頻邏輯電路。因此典型的外部周期是64ns，由此產(chǎn)生的速度就可以用標準的ATE進(jìn)行測量。為了方便比較走線(xiàn)和門(mén)延時(shí)效應，通常使用一個(gè)具有密集版圖的環(huán)形振蕩器和一個(gè)具有人工分布版圖的環(huán)形振蕩器。環(huán)形振蕩器的測試結果表明了硅片速度，從而允許用戶(hù)跟蹤工藝變化，并排除速度太慢或太快的器件。

本文小結

本文主要討論了一個(gè)具有可測性設計和可制造性設計的新型單片系統，同時(shí)提出了這樣一個(gè)集成了嵌入式DRAM和模擬模塊以及較常見(jiàn)的數字邏輯和靜態(tài)RAM的系統在生產(chǎn)測試中所面臨的挑戰。為了滿(mǎn)足測試要求，需要采取各種不同的策略，同時(shí)利用單個(gè)標準的IEEE1149.1接口將被測器件配置成各種相應的模式。

將來(lái)設計師必須了解更多的測試信息。隨著(zhù)技術(shù)和密度的提高，制造商可以在單個(gè)芯片中集成更多的單元，設計師只具備掃描和BIST技術(shù)的基本知識是遠遠不夠的。為了針對任何特殊器件選出最適合的測試策略，設計師必須通曉各種可能的器件生產(chǎn)測試方法。