SoC測試的概念及實(shí)例詳解

本文主要介紹了一個(gè)具有可測性設計和可制造性設計的新型單片系統，該系統由硬盤(pán)控制器(HDC)、16位微控制器、微控制器使用的程序和數據SRAM以及用8M位DRAM實(shí)現的片上緩存組成，再加上時(shí)鐘綜合PLL、帶外部旁路晶體管的穩壓器使用的片上控制電路組成一個(gè)完整的系統。該器件采用的是0.18μm的銅工藝，與前幾代技術(shù)相比增加了性能、降低了功耗。另外，DRAM也采用了深亞微米技術(shù)，因此在一個(gè)器件中可以包含進(jìn)一個(gè)完整的系統緩存(1MB)以及自動(dòng)刷新邏輯，而且使用的硅片面積還比以前小。

本文還討論了DFT和DFM所采取的對策，包括為了實(shí)現更快的良品率學(xué)習曲線(xiàn)而采用面向分析工具的設計、為減少測試成本而采取的并行測試方法。DFT和分析存取是通過(guò)IEEE 1149.1的JTAG控制器實(shí)現的。除了專(zhuān)門(mén)的存儲器測試和ATPG掃描外，JTAG控制器還能為組成完整SoC的各個(gè)不同單元提供各種測試模式配置。所采用的設計對策決不是只有唯一一種可能性。由于存儲器在器件中占了45%的硅片面積和86%的晶體管數量，因此需要對存儲器加以重點(diǎn)關(guān)注。存儲器測試是重點(diǎn)考慮和努力開(kāi)發(fā)的對象。

圖1：掃描模式配置。

SRAM有兩種測試方法，具體取決于SRAM在系統中的用途：CPU存儲器(代碼和數據)是通過(guò)微控制器進(jìn)行測試的，需要特殊硬件配置和測試模式的支持；與HDC相關(guān)的SRAM采用存儲器BIST電路進(jìn)行測試。DRAM則通過(guò)BIST控制器進(jìn)行測試，而DRAM BIST自身利用掃描和ATPG進(jìn)行測試。大多數數字邏輯是完全綜合過(guò)的，而所有數字邏輯都要經(jīng)過(guò)ATPG掃描測試。另外，象PLL和穩壓器控制等模擬電路則采用特殊編制的程序在特殊測試模式下進(jìn)行測試。本文首先介紹系統級芯片本身，包括SRAM和嵌入式DRAM，然后簡(jiǎn)要討論用于指導DFT和DFM開(kāi)發(fā)工作的分析與生產(chǎn)測試對象，最后闡述了SoC中采取的分析和生產(chǎn)測試對策。

系統級芯片概要

為了有助于了解生產(chǎn)測試與分析所采取的對策，首先讓我們看一下SoC的一些細節，當然本文提到的所有性能都需要進(jìn)行測試。這款SoC的主要系統組件有：16位微控制器、ASIC邏輯(硬盤(pán)控制器或HDC)、微控制器使用的SRAM、片上緩沖DRAM、時(shí)鐘綜合PLL、硅工藝-電壓-溫度(PVT)傳感器以及帶外部旁路晶體管的穩壓器用的片上控制電路。

1.微控制器

這款SoC中的微控制器是C173系列處理器的衍生產(chǎn)品，是專(zhuān)門(mén)為控制應用設計的16位器件。除了16位的C163內核外，它還有一個(gè)乘法累加單元(MAC)、外圍通用定時(shí)器(GPT)、異步和同步串行控制器(ASC，SSC)和脈寬調制器(PWM)。整個(gè)微控制器是由綜合過(guò)的邏輯實(shí)現的，可以很方便地在應用之間移植。

2.ASIC

硬盤(pán)控制器(HDC)是用大約25萬(wàn)個(gè)NAND等效邏輯門(mén)實(shí)現的。該HDC的主要特點(diǎn)之一是能夠提供功能強大的節電模式。微控制器、HDC部件、存儲器和PLL等各自所實(shí)現的節電模式是不同的。微控制器可以被切換到空閑或睡眠模式。在空閑模式下控制器內核停止工作，但通用定時(shí)器和PEC控制器等外圍設備仍在正常運轉。只有進(jìn)入睡眠模式后外圍設備才被切斷電源，此時(shí)只有中斷控制器能喚醒微控制器，并使其返回到正常的工作模式，中間過(guò)程不會(huì )丟失任何數據。中斷控制器是由相應的硬件信號驅動(dòng)的。

針對HDC的操作特殊性，HDC還提供另外一種電源關(guān)閉模式。每個(gè)模塊的電源都可以被獨立關(guān)斷，或者時(shí)鐘系統速度可以降低8倍。這些節電模式的靈活組合就形成了活動(dòng)、空閑模式1、空閑模式2、等待、睡眠等各種符合ATA規范的節電模式。通過(guò)這些措施可以使SoC的功耗從270mW降到54mW。

圖2：MSIST配置。

3. CPU SRAM

上述這款SoC集成了80KB的程序SRAM、8KB的數據SRAM以及直接與微控制器相連的2KB雙端口SRAM。

4. 緩存DRAM

一個(gè)完整系統的集成中心是嵌入式DRAM，在本例中即是1MB或8Mb的片上存儲器。DRAM可以在沒(méi)有離開(kāi)芯片的總線(xiàn)條件下提供程序和數據存儲，所有這些的功耗在全負荷情況下也只有0.1瓦。內部256位的數據總線(xiàn)寬度允許全速訪(fǎng)問(wèn)DRAM，而片上緩存還可以?xún)?yōu)化CPU對程序存儲器的訪(fǎng)問(wèn)。DRAM本身在發(fā)生頁(yè)面改變這種最壞情況下(隨機存取)的存取時(shí)間是20ns，在頁(yè)面突發(fā)時(shí)的存取時(shí)間是7ns。

5. 系統單元：PLL、PVT、穩壓器

PLL所需頻率的時(shí)鐘產(chǎn)生都是靠片上的500MHz PLL實(shí)現的。這個(gè)PLL是一個(gè)全定制的宏，由JTAG控制器控制其測試模式。工藝-電壓-溫度(PVT)單元用于向SoC報告環(huán)境狀況。SoC負責通過(guò)一個(gè)標準的ATA接口建立與主計算機之間的通信。為了充分滿(mǎn)足信號完整性要求，系統必須對各種操作狀態(tài)作出反應，如電纜和主機接口特性等靜態(tài)環(huán)境條件、不穩定的溫度和電壓等動(dòng)態(tài)變化等。另外，給定器件的工藝參數會(huì )在制造用的工藝窗口范圍內變化。SoC包含PVT單元就是為了及時(shí)對這些因素作出響應。PVT單元能夠監視動(dòng)態(tài)/變化中的環(huán)境，HDC中的相關(guān)邏輯可以自動(dòng)調整ATA襯墊處的性能參數。PVT單元是一個(gè)全定制宏，這個(gè)單元的測試模式受JTAG控制器的控制。

6. 穩壓器：

作為完整系統功能的一部分，這款SoC配備了用于穩壓器的控制電路。該穩壓器可以將3.3V的I/O供電電壓轉換成1.8V的內核電壓。外部旁路晶體管用于控制供給所有內核邏輯所需的電流。SoC包含單個(gè)驅動(dòng)外部旁路晶體管所需的穩壓控制電路。穩壓器也是一個(gè)全定制的宏，其測試模式也受JTAG控制器的控制。

7. DFT和DFM目標
上面簡(jiǎn)要介紹了這款SoC的設計細節，下面將討論包括成本模型在內的測試目標，以及通過(guò)可測性設計和可制造性設計達到這一目標的主要途徑。

SoC器件在測試成本方面將面臨艱巨的挑戰，因為器件相對較小，人們希望不需要花很長(cháng)的ATE(自動(dòng)測試設備)時(shí)間就能完成所有的測試步驟。但嵌入式DRAM測試具有很大的挑戰性，因為與DRAM測試相關(guān)的典型測試時(shí)間就很長(cháng)。然而，象晶振和PLL這樣的模擬單元也應該在理想的時(shí)間內完成測試。除了成本外，還必須包含適當的分析工具，但這些分析工具不受時(shí)間約束。

DFT和DFM的測試實(shí)現

本文討論的器件有許多測試性能，將在不同的測試配置中被激活。下面將詳細討論主要的一些配置。

通過(guò)JTAG[IEEE1149.1]訪(fǎng)問(wèn)的控制器是DFT和DFM的核心，可用來(lái)設置和控制所有的測試模式。在用戶(hù)應用中，控制器通過(guò)OCDS(片上調試系統)提供連接到微控制器內核的串行調試接口。在測試中，許多功能模式也可以通過(guò)這個(gè)接口進(jìn)行控制。為了推進(jìn)測試程序開(kāi)發(fā)，可以使用特殊器件IEEE1149.1指令激活多種生產(chǎn)模式。其它的控制產(chǎn)生自器件的串行JTAG測試寄存器。