短波擴頻猝發(fā)通信系統的DSP+FPGA實(shí)現方案

TMS320VC5509和TMS320VC33的互通

本方案采用的是用DSP串口來(lái)實(shí)現TMS320VC5509和TMS320VC33之間的通信。由于TMS320VC5509的多通道緩沖串口遠比TMS320VC33的串行口功能強大，設置靈活，所以在設計的時(shí)候我們就考慮將TMS320VC5509的串口設為主方，TMS320VC33的串口設為從方，連接圖如圖4所示。

將TMS320VC5509內部采樣速率發(fā)生器的輸入參考時(shí)鐘設置為CPU時(shí)鐘，通過(guò)對CPU時(shí)鐘的分頻來(lái)得到串口移位時(shí)鐘和幀同步信號，并由TMS320VC5509提供收發(fā)雙方的移位時(shí)鐘，而幀同步信號則由發(fā)送方提供。同時(shí)將TMS320VC33設置為標準模式、固定速率的工作方式，與TMS320VC5509的串口匹配。通過(guò)雙方設置可以進(jìn)行每幀16bit或32bit的傳輸。這樣雙方DSP可以通過(guò)握手，采用中斷或查詢(xún)方式來(lái)進(jìn)行數據的高速收發(fā)，并且還可以靈活地對雙方串口的工作方式進(jìn)行改進(jìn)。

下面給出TMS320VC5509多通道緩沖串口及TMS320VC33串行口通信的關(guān)鍵程序段。

TMS320V

C5509多通道緩沖串口初始化程序:

MOV #0x0000，PORT(#SPCR2_1) ;采用多通道緩沖模式

MOV #0x0000，PORT(#SPCR1_1)

MOV #0x0040，PORT(#RCR1_1) ;接收每幀1個(gè)階段,每階段1個(gè)字，字長(cháng)

MOV #0X0001，PORT(#RCR2_1) ;16比特，不壓擴，1比特延遲

MOV #0x0040，PORT(#XCR1_1) ;發(fā)送每幀1個(gè)階段,每階段1個(gè)字，字長(cháng)

MOV #0X0001，PORT(#XCR2_1) ;16比特，不壓擴，1比特延遲

MOV #0x0003，PORT(#SRGR1_1) ;脈寬1個(gè)clkr/x，clkr/x為4分頻(最大)

MOV #0x200f，PORT(#SRGR2_1)

MOV #0x0B00，PORT(#PCR1) ; fsr設為輸入

MOV #0x0040，PORT(#SPCR2_1) ;GRST=1，啟動(dòng)采樣速率發(fā)生器

MOV #0x00c0，PORT(#SPCR2_1) ;FRST=1，啟動(dòng)幀同步

MOV #0x00c1，PORT(#SPCR2_1) ;XRST=1，啟動(dòng)發(fā)送器

MOV #0x0001，PORT(#SPCR1_1) ;RRST=1，啟動(dòng)接收器

TMS320VC33串行口初始化程序：

LDI @p0_addr，ar0 ;p0_addr=808040h 總體控制寄存器

LDI 331h，r1 　;FSX/DX 設定為輸出 CLKX設定為輸入

STI r1，*+ar0(2) ;FSX/DX/CLKX串口控制寄存器

LDI 111h，r1 　;FSR/DR/CLKR設定為輸入

STI r1，*+ar0(3) ;FSR/DR/CLKR串口控制寄存器

LDI @p0_global，r1 ;00e940004h 固定速率 標準模式 16bit 　　STI r1，*ar0

LDI @buff_rec，ar7 ;接收緩沖區

LDI 020h，ie ;CPU串行端口0接收中斷啟用

STIR1，*+AR0(8)　;AR0指向串行端口總體控制寄存器(00808040h)

結束語(yǔ)

現代通信技術(shù)和超大規模集成電路以及高速信號處理器的高速發(fā)展，使得短波猝發(fā)擴頻通信在軍事通信中極具潛力。本文給出了一種DS-QPSK短波擴頻猝發(fā)通信的系統實(shí)現方案，并運用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構建的硬件平臺進(jìn)行了DSP+FPGA的混合硬件實(shí)現，得到的系統性能已達到預期的要求，實(shí)現了數據的有效實(shí)時(shí)處理。