手機數字基帶處理芯片中的靜態(tài)時(shí)序分析

　　根據以上對靜態(tài)時(shí)序分析的介紹，我們做門(mén)級仿真也應該分別仿真功能模式和測試模式下的best case、typical case、worst case三種情況，但是側重點(diǎn)有所不同。功能模式下，大部分電路我們只需要驗證worst case和best case就可以認為是正確的，但是在我們芯片的設計中，曾經(jīng)過(guò)出現worst case和best case通過(guò)而typical case仿真失敗的情況。這是因為有的電路中寄存器級數太多，時(shí)鐘偏移（clock skew）對電路的影響造成的。雖然這種情況即使在百萬(wàn)門(mén)級以上的設計中也很少見(jiàn)，但為了提高芯片成功率，對于關(guān)鍵路徑，關(guān)鍵模塊，需要仿真3中情況。測試模式一般工作在室溫環(huán)境，它的仿真我們只需要關(guān)心typical case就可以了。

　　靜態(tài)時(shí)序分析工具無(wú)法驗證異步時(shí)鐘的電路。然而現在芯片中可能存在異步時(shí)鐘電路，如我們的TDS-CDMA數字基帶處理芯片中，就有二十幾個(gè)異步時(shí)鐘域。在PT中，所有異步時(shí)鐘域的路徑都必須被設為false_path（表示不關(guān)心該路徑）。由于RTL級功能仿真也不能發(fā)現異步時(shí)鐘域之間信號的錯誤，我們在門(mén)級仿真時(shí)需要特別注意異步時(shí)鐘域之間的信號的驗證。

　　我們還可能遇到門(mén)級仿真失敗，但是PT中并沒(méi)有報錯的情況。經(jīng)過(guò)反復試驗分析，可能會(huì )有以下幾種情況導致它們的結果不一致：

　　1、VCS不支持負的輸入輸出路徑延遲，但是PT是支持的。當VCS遇到負輸入輸出路徑延遲，它就自動(dòng)認為它是0。這樣就導致了錯誤。

　　2、新版本的PT產(chǎn)生的SDF文件有關(guān)于信號沿的信息。如果我們用老版本的庫或存儲器模型沒(méi)有包含這種沿的信息，PT將會(huì )認為它是一條更長(cháng)的路徑。而VCS仍然用標準的延遲來(lái)計算，就導致結果不一致?？梢?jiàn)，一套完善的EDA工具很復雜，不同版本之間的細微差別也可能導致我們驗證的失敗。

　　3、最常見(jiàn)的原因是`timescale不同。如果設計和SDF文件中所設的`timescale不同，那么SDF文件中的反標值可能被舍去。這就導致了靜態(tài)時(shí)序分析和動(dòng)態(tài)仿真的不匹配。所以，保證RTL代碼、庫文件、存儲器模型、SDF文件中的`timescale一致非常重要。

　　門(mén)級仿真是芯片流片前的最后一道驗證。雖然能夠很好的反映芯片工作的真實(shí)情況，但是資源占用嚴重、時(shí)間長(cháng)。只有綜合利用動(dòng)態(tài)驗證和靜態(tài)驗證的優(yōu)點(diǎn)，才能高效準確的完成一塊芯片的設計。

4.TDS-CDMA數字基帶處理芯片中的應用

　　我們實(shí)驗的對象TDS-CDMA數字基帶處理芯片，是一塊規模在1000萬(wàn)門(mén)以上，130nm工藝的超大規模集成電路，其中包含ARM、DSP等硬核。在門(mén)級做全功能測試需要大量的人力物力資源，是很不現實(shí)的。我們在實(shí)際芯片中設計中采用靜態(tài)時(shí)序的分析加門(mén)級仿真的方法。

　　在芯片的設計過(guò)程中，我們在幾個(gè)階段做靜態(tài)時(shí)序分析。

　　1）綜合之后先做一次STA。此時(shí)主要檢查：

　　1、電路設計的時(shí)序有沒(méi)有問(wèn)題。如兩個(gè)寄存器之間有過(guò)多的組合邏輯，使電路不能運行在需要的時(shí)鐘頻率上。

　　2、由于綜合工具（設計中用Design Complier）的算法限制，每一次綜合出的網(wǎng)表都不同。需要反復做綜合，直到網(wǎng)表的時(shí)序達到我們的期望。用這一版網(wǎng)表再繼續往下做。

　　因為沒(méi)有具體的布局布線(xiàn)信息，此時(shí)的時(shí)序分析建立在線(xiàn)上負載模型（wire load model）上。線(xiàn)上負載模型是一種比較悲觀(guān)的模型，所以可能出現一些不是很?chē)乐氐腣iolation?，F階段我們不需要關(guān)心這些，它們可以在布局布線(xiàn)時(shí)得到解決。

　　2）預布局之后：

　　這時(shí)候，元件的大概位置關(guān)系已經(jīng)確定?？梢酝ㄟ^(guò)靜態(tài)時(shí)序分析來(lái)解決布局中不合理的地方，以便修改。

　　3）布局布線(xiàn)完成后：

　　布局布線(xiàn)后可以從版圖中提取精確的器件和網(wǎng)絡(luò )延遲得到SPEF (Standard Parasitic Exchange Format ) 文件，反標到Prime Time SI中再做一次時(shí)序分析，這時(shí)可以得到基于版圖的精確的時(shí)序分析結果。

　　布局布線(xiàn)的過(guò)程中，需要不停的用STA來(lái)分析布局布線(xiàn)的結果。我們的芯片采用SMIC提供的0.13微米工藝的元件庫。他們提供了標準元件庫和HVT元件庫兩種。HVT元件的特點(diǎn)是漏電低，但是延時(shí)比較大。所以，剛開(kāi)始的時(shí)候我們用HVT元件，做STA之后發(fā)現有的路徑不能滿(mǎn)足時(shí)序要求。我們再用一些標準元件來(lái)替代這些HVT元件，反復不停比較，直到所有路徑都滿(mǎn)足時(shí)序要求為止。這樣，既最大程度的實(shí)現了低功耗，也滿(mǎn)足了時(shí)序要求。

　　在完成時(shí)序分析之后，用PT SI生成SDF（standard delay format）文件反標到網(wǎng)表中做門(mén)級仿真。

　　此時(shí)的SDF文件不僅包含單元延遲和線(xiàn)延遲，也包含了版圖信息，串擾信息等。門(mén)級仿真可以得到最真實(shí)，最接近實(shí)際情況的結果。

5.結束語(yǔ)

　　靜態(tài)時(shí)序分析以它運行速度很快、占用內存較少，可以對芯片設計進(jìn)行全面的時(shí)序功能檢查，并利用時(shí)序分析的結果來(lái)優(yōu)化設計等優(yōu)點(diǎn)，很快地被用到數字集成電路設計的驗證中。然而門(mén)級仿真也由于它不可取代的地位在A(yíng)SIC設計中仍有一席之地。結合在TDS-CDMA數字基帶處理芯片設計中的經(jīng)驗，我們可以得出這樣的結論：靜態(tài)時(shí)序分析和門(mén)級時(shí)序仿真是從不同的側重點(diǎn)來(lái)分析電路以保證電路的時(shí)序正確，它們是相輔相成的?，F在，實(shí)驗中的TDS-CDMA數字基帶處理芯片已經(jīng)成功流片。

　　本文作者創(chuàng )新點(diǎn)：在實(shí)踐中尋找到一種STA和門(mén)級仿真結合的新方法。在保證流片成功率的基礎上最大程度的節省芯片驗證的時(shí)間。