基于Wishbone總線(xiàn)的UART IP核設計

摘要：介紹了一種基于Wishbone總線(xiàn)的UART IP核的設計方法。該設計采用了自頂向下的模塊化劃分和有限狀態(tài)機相結合的方法，由于其應用了標準的Wishbone總線(xiàn)接口，從而使微機系統與串行設備之間的通信更加靈活方便。驗證結果表明，這種新的架構設計是有效的。
關(guān)鍵詞：Wishbone總線(xiàn)；UART；有限狀態(tài)機；IP核

隨著(zhù)集成電路與嵌入式技術(shù)的發(fā)展與廣泛應用，許多嵌入式系統都需要進(jìn)行串行通信，因此在片上嵌入式系統芯片中集成uART(通用異步接發(fā)裝置)的IP核已成為一種趨勢。
在基于IP核復用技術(shù)的集成電路設計中，片上總線(xiàn)的選取是最為關(guān)鍵的問(wèn)題。目前，許多廠(chǎng)商已經(jīng)開(kāi)發(fā)了適用于各自片上總線(xiàn)標準的UART IP核，例如基于AMBA總線(xiàn)的UART IP核、基于CoreConnect總線(xiàn)的UART IP核等。如果用戶(hù)要使用這些商業(yè)化的UART核，則需要得到授權。因此從成本、性能、開(kāi)放性的角度來(lái)看，采用開(kāi)源、易于實(shí)現的Wishbone總線(xiàn)標準設計出的UART IP核將會(huì )擁有廣泛的市場(chǎng)。

1 UART IP核的設計原理
1．1 UART工作原理
通用非同步收發(fā)裝置(UART)是計算機進(jìn)行串行通信的重要組成部分。它將微機系統內部傳送過(guò)來(lái)的并行數據轉換為串行輸出數據流，以電平的形式傳輸出去；將微機系統外部傳送來(lái)的串行數據轉換為字節，供微機系統內部使用并行數據的器件使用；在輸出的串行數據流中加入奇偶校驗位，并對從外部接收的數據流進(jìn)行奇偶校驗；在輸出數據流中加入啟停標記，并從接收數據流中刪除狀態(tài)標記。
對于UART而言，總線(xiàn)上的所有信號都是至關(guān)重要的。這些信號包括所需的控制信息和數據。因此總線(xiàn)接口的設計決定著(zhù)UART的設計細節。本設計采用Wishbone總線(xiàn)作為UART核與微機系統進(jìn)行通信的主機接口。UART核的接口信號如圖1所示。

1．2 Wishbone總線(xiàn)接口
在集成電路設計領(lǐng)域，Wishbone總線(xiàn)結構是一種靈活、開(kāi)源的設計方法。其目的是促進(jìn)設計的再利用，簡(jiǎn)化系統級芯片的集成問(wèn)題。通過(guò)在IP核之間創(chuàng )建一個(gè)總線(xiàn)接口，從而將各個(gè)IP核能方便地進(jìn)行連接。這就提高了設計的可復用性和系統的可靠性，加快了產(chǎn)品推向市場(chǎng)的速度。在此之前，IP核之間都是使用非標準的總線(xiàn)規范進(jìn)行連接的，這就難以實(shí)現復用。因此采用標準化的E總線(xiàn)結構設計IP核，已成為IC設計行業(yè)的主流。
在設計中，Wishbone總線(xiàn)為微機系統和UART控制器提供了操作接口。Wishbone總線(xiàn)接口的主要功能是協(xié)調處理器和UART核之間的信號，使處理器能正確地使用UART核進(jìn)行數據通信。