基于Wishbone總線(xiàn)的UART IP核設計

IDLE狀態(tài)：當產(chǎn)生復位信號或運行至停止狀態(tài)之后，接收狀態(tài)機將復位到這種狀態(tài)。處于IDLE狀態(tài)時(shí)，它等待外部傳來(lái)的信號從高向低轉變，此時(shí)視為產(chǎn)生了一個(gè)有效的起始位。一旦有效起始位被檢測到，有限狀態(tài)機就會(huì )切換到下個(gè)狀態(tài)。
RX_DATA狀態(tài)：當狀態(tài)機跳轉到此狀態(tài)時(shí)，采樣每得到一位數據，就把接收到數據放到準備好的接收移位寄存器中。在設計中需要一個(gè)接收計數器來(lái)進(jìn)行計數。當計數器提示數據接收已完成，則狀態(tài)機會(huì )轉入下個(gè)狀態(tài)。
CHECK狀態(tài)：當處于CHECK狀態(tài)時(shí)，通過(guò)對實(shí)際接收到的數據進(jìn)行判斷得出實(shí)際數據的奇偶性，然后再與發(fā)送過(guò)來(lái)的數據的奇偶校驗位進(jìn)行奇偶校驗。
如果符合，那么表示接收數據有效，可以傳入處理器；如不符，則不傳，直接丟棄數據。
RX_STOP狀態(tài)：無(wú)論停止位長(cháng)度設定為1位或者是2位，有限狀態(tài)機總是等待1位樣本的采樣時(shí)間，然后抽樣停止位。只要一個(gè)邏輯采樣停止位被檢測到，數據接收模塊就不會(huì )去檢查是否停止位的配置出現錯誤。此時(shí)，有限狀態(tài)機將返回IDLE狀態(tài)。
2．3 數據發(fā)送模塊設計
發(fā)送模塊將從處理器接收到的數據，加上起始位，奇偶檢驗位和停止位組成規定的格式后串行輸出。首先，利用緩存器FIFO存放需要發(fā)送的數據，這樣處理器可以一次往FIFO中寫(xiě)入多個(gè)字節的數據。發(fā)送數據時(shí)依次從FIFO中每次取出1Byte進(jìn)行串行輸出。
設計采用發(fā)送狀態(tài)機來(lái)控制整個(gè)模塊的發(fā)送過(guò)程。發(fā)送狀態(tài)機由以下5個(gè)狀態(tài)組成：IDLE、TX_START、TX_DATA、CHECK、TX_STOP，它們的轉移關(guān)系如圖4所示。

IDLE狀態(tài)：在沒(méi)有接收到將要發(fā)送的數據時(shí)，發(fā)送模塊一直處于該狀態(tài)，此刻一直保持發(fā)送模塊的數據位為高，當得到主機發(fā)出的工作信號時(shí)，發(fā)生狀態(tài)跳轉，進(jìn)入下個(gè)狀態(tài)。
TX_START狀態(tài)：發(fā)送模塊會(huì )先發(fā)送一個(gè)數據“0”，作為起始位。起始位傳送完畢后，轉入下個(gè)狀態(tài)。
TX_DATA狀態(tài)：發(fā)送完起始位后，接著(zhù)發(fā)送由主機傳來(lái)的有效數據。首先把數據存入模塊內的移位寄存器中，利用移位寄存器實(shí)現并行輸入到串行輸出的轉換。同時(shí)計數器開(kāi)始計數，在發(fā)送完8位數據后，計數器清零，FSM隨即跳入下個(gè)狀態(tài)。