RapidIO技術(shù)測試思路分析

　RapidIO總線(xiàn)的出現及其體系結構和應用

　　傳統總線(xiàn)多采用并線(xiàn)總線(xiàn)的工作方式，這類(lèi)總線(xiàn)一般分為三組：數據線(xiàn)，地址線(xiàn)和控制線(xiàn)。實(shí)現此類(lèi)總線(xiàn)互連的器件所需引腳數較多，例如對于64位數據寬的總線(xiàn)，一般由64根數據線(xiàn)，32-40根地址線(xiàn)以及30根左右的控制線(xiàn)，另外由于半導體制造工藝的限制還要加上一定數量的電源引線(xiàn)和地線(xiàn)，總共會(huì )有約200根左右的引線(xiàn)，這給器件封裝、測試、焊接都帶來(lái)了一些問(wèn)題，如果要將這種總線(xiàn)用于系統之間的通過(guò)背板的互連，由此帶來(lái)的困難就可想而知。并線(xiàn)總線(xiàn)的另一個(gè)問(wèn)題是時(shí)鐘與信號的偏移容限的問(wèn)題，對于這樣一組并行信號線(xiàn)的集合，信號的采樣是取決于時(shí)鐘信號的上升沿或是下降沿，這樣對于信號的跳變和時(shí)鐘的跳變時(shí)刻的時(shí)間差就有一個(gè)上限值，隨著(zhù)速率的升高，布線(xiàn)長(cháng)度、器件門(mén)電路自身的翻轉時(shí)間都會(huì )影響總線(xiàn)的速率。

　　用于處理器之間互連以及背板互連的另一個(gè)主要技術(shù)是以太網(wǎng)，近些年來(lái)，以太網(wǎng)在存儲、電信、通訊、無(wú)線(xiàn)、工業(yè)應用以及嵌入式應用中得到大量的應用，現有的成熟的硬件和協(xié)議棧降低了開(kāi)發(fā)的復雜性和產(chǎn)品的開(kāi)發(fā)成本。但是在局域網(wǎng)和廣域網(wǎng)中得到很好應用的以太網(wǎng)用于這種芯片級或是板極的系統互連顯示出了低效率、高延時(shí)的特性，QOS需要高層軟件的參與，造成軟件模塊化結構不清晰。尤其是當背板的傳輸速率從1Gbps增加到10Gbps時(shí)，增加的處理要求已經(jīng)超出了以太網(wǎng)的能力。

　　RapidIO技術(shù)最初是由Freescale和Mercury共同研發(fā)的一項互連技術(shù)，其研發(fā)初衷是作為處理器的前端總線(xiàn)，用于處理器之間的互連，但在標準制定之初，其創(chuàng )建者就意識到了RapidIO還可以做為系統級互連的高效前端總線(xiàn)而使用。1999年完成第一個(gè)標準的制定，2003年5月，Mercury Computer Systems公司首次推出使用Rapid IO技術(shù)的多處理器系統ImpactRT 3100, 表明RapidIO已由一個(gè)標準制定階段進(jìn)展到產(chǎn)品階段，到目前為止，RapidIO已經(jīng)成為電信，通迅以及嵌入式系統內的芯片與芯片之間，板與板之間的背板互連技術(shù)的生力軍。

　　RapidIO是針對嵌入式系統的獨特互連需求而提出的，那么我們首先來(lái)說(shuō)明嵌入式系統互連的一些基本需求：嵌入式系統需要的是一種標準化的互連設計，要滿(mǎn)足以下幾個(gè)基本的特點(diǎn)：高效率、低系統成本，點(diǎn)對點(diǎn)或是點(diǎn)對多點(diǎn)的通信，支持DMA操作，支持消息傳遞模式交換數據，支持分散處理和多主控系統，支持多種拓樸結構;另外，高穩定性和QOS也是選擇嵌入式系統總線(xiàn)的基本原則。而這些恰是RapidIO期望滿(mǎn)足的方向。所以RapidIO在制定之初即確定了以下幾個(gè)基本原則：一是輕量型的傳輸協(xié)議，使協(xié)議盡量簡(jiǎn)單;二是對軟件的制約要少，層次結構清晰;三是專(zhuān)注于機箱內部芯片與芯片之間，板與板之間的互連。

　　RapidIO采用三層分級的體系結構，分級結構圖如下圖所示：

　　圖1：RapidIO三層分級體系結構圖

　　由此圖可見(jiàn)，RapidIO協(xié)議由邏輯層、傳輸層和物理層構成。最明顯的一個(gè)特點(diǎn)就是RapidIO采用了單一的公用傳輸層規范來(lái)相容、會(huì )聚不同的邏輯層和物理層，單一的邏輯層實(shí)體增強了RapidIO的適應性。物理層定義了串行和并行兩個(gè)實(shí)體，得到廣泛應用的只有串行方式，尤其是用在背板互連的場(chǎng)合，串行方式可以在兩個(gè)連接器之間允許80-100cm的連線(xiàn)，單鏈路傳輸帶寬可達10Gbps。目前RapidIO的標準是Version1.3，在未來(lái)的Version2.0規范中定義了更高的傳輸速率，可以得到更高的傳輸帶寬。

　　目前，RapidIO在無(wú)線(xiàn)基站系統中已經(jīng)得到了廣泛的應用，同樣在視頻處理，語(yǔ)音處理，高性能計算機及存儲領(lǐng)域也會(huì )得到越來(lái)越多的應用。在實(shí)現芯片到芯片之間、板與板之間的高速互連上，RapidIO所能帶來(lái)的好處也越來(lái)越直觀(guān)，對于簡(jiǎn)化系統設計、高帶寬、低延時(shí)等特點(diǎn)也被開(kāi)發(fā)人員廣泛接受。下一代的RapidIO在應用上也要向機箱與機箱間的高速互連方向上發(fā)展，同時(shí)也會(huì )提供更高的傳輸速率，2.0規范中已經(jīng)可以實(shí)現40Gbps的帶寬。我們相信，隨著(zhù)越來(lái)越多的處理器支持RapidIO接口，RapidIO的應用前景會(huì )越來(lái)越光明

　　RapidIO信號完整性測試及其最必要的波形參數測試

　　眾所周知，當今世界數字技術(shù)飛速發(fā)展，無(wú)論您是一位從事電信產(chǎn)品或是數據通信產(chǎn)品，PC，服務(wù)器及相關(guān)產(chǎn)品，高速半導體集成電路設計，或是高速光電收發(fā)模塊，高速信號處理，高速互連器件(諸如高速接插件，高速數字傳輸電纜)等領(lǐng)域的研發(fā)及測試工程師都會(huì )面臨著(zhù)一個(gè)共同的挑戰——Signal Integrity(SI)——信號完整性。

　　大概10年前我們所提到的數字產(chǎn)品，其時(shí)鐘或數據頻率大多在幾十兆之內，信號的上升時(shí)間大多在幾個(gè)納秒，甚至幾十納秒以上。那時(shí)的數字化產(chǎn)品設計工程師進(jìn)行的就是“數字設計”DD只要掌握布爾代數等數字方面的諸多知識，保證邏輯正確，就能設計出其所期望的性能的產(chǎn)品。而現在的數字技術(shù)已經(jīng)發(fā)展到幾千兆，甚至幾十千兆的傳輸速率，信號的上升時(shí)間大多在一納秒以?xún)?，諸如串擾，阻抗匹配，EMI(電磁兼容)，抖動(dòng)等射頻微波領(lǐng)域才會(huì )遇到的問(wèn)題，如今變成了高速數字設計必須解決的關(guān)鍵性問(wèn)題。這就要求我們的工程師不但要具備數字方面的設計知識，同時(shí)也要具備射頻微波方面的設計知識;不但要掌握時(shí)域及邏輯域的測量技術(shù)，還要掌握頻域的測量技術(shù)。

　　高速數字設計與測試在歐美，日本等技術(shù)先進(jìn)國家近些年來(lái)已成為一個(gè)非常熱門(mén)的行業(yè)，它是實(shí)現高性能數字化產(chǎn)品的基礎，就如同一個(gè)城市的道路建設，只有路修得好，車(chē)才能跑得既穩又快。因此，國內外很多大公司都相繼成立了高速數字設計與測試(信號完整性分析)的研發(fā)力量。

　　圖2：典型的高速互連系統

　　圖2是一個(gè)典型的高速互連系統，包括：發(fā)送器，傳輸通道和接收器。針對這種高速互

　　連系統(如RapidIO互連系統)的信號完整性測試分析，我們需要考慮三個(gè)方面：

　　1、 信號波形參數測試分析：一般用示波器測試分析發(fā)送端的信號或接收端的信號，通

　　過(guò)眼圖/模板、抖動(dòng)等參數的測試分析決定是否滿(mǎn)足規范或設計要求。

　　2、 互連測試分析：這是從引發(fā)波形失真的源頭去測試，測試通道的差分阻抗，衰減等

　　參數，分析是否會(huì )引發(fā)信號完整性問(wèn)題。

　　3、 接收性能測試：只是信號波形好不能保證整個(gè)系統誤碼率一定很低，系統一定穩定

　　和可靠，因為接收性能的好壞也是決定系統性能和穩定性的一個(gè)關(guān)鍵方面。

　　首先我們需要考慮的是信號波形參數測試分析部分。信號波形參數測試分析一方面檢測被測系統是否滿(mǎn)足規范或設計的要求，另一方面是幫助我們找到問(wèn)題的根源。圖3是安捷倫信號波形參數分析解決方案。DSA90000A數字信號分析儀帶寬從2.5GHz到13GHz可選和帶寬可升級，采樣速率每通道高達40GSa/s，存儲深度最深每通道達1GB。DSO9000A帶寬從1GHz到4GHz可選和帶寬可升級，采用速率最高達20GSa/s，存儲深度最深達1GB(兩通道使用下每通道指標)，卓越的性能滿(mǎn)足RapidIO測試的要求。

　　注：測試3.125Gbps的RapidIO需要8GHz帶寬，測試2.5Gbps的RapidIO需要6GHz

　　帶寬，測試1.25GHz的RapidIO需要4GHz的帶寬。

　　圖3：安捷倫信號波形參數分析解決方案DSA90000A和DSO9000A

　　針對串行RapidIO，信號波形參數測試內容如下(以3.125G為例)：

　　表1：串行RapidIO信號品質(zhì)測試規范(以3.125Gbps為例)