基于PCI總線(xiàn)的高速CCD圖像存儲系統設

1 引言

偵察與監視在軍事斗爭中的地位舉足輕重。在各種偵察/監視技術(shù)中，航空偵察占有重要的地位，可見(jiàn)光偵察是一種重要的偵察形式，無(wú)人偵察機顯示出了廣闊的發(fā)展前景，現代科學(xué)技術(shù)的發(fā)展為現代航空偵察與監視技術(shù)帶來(lái)了新的發(fā)展契機。

航空偵察一個(gè)主要的途徑就是利用高性能高速攝像機進(jìn)行航空拍照，采集各種圖像信息。然而，數字化的偵察圖像分辨率高、信息量大，使后續的處理、傳輸、存儲等過(guò)程的實(shí)現變得極為困難，從而給機載圖像/視頻系統的設計與實(shí)現帶來(lái)了巨大的挑戰。為了解決這些問(wèn)題，本文基于某型高速相機，利用低成本FPGA，構建了一個(gè)高性能的圖像采集存儲系統，完成對高分辨率、高幀率偵察圖像的采集和存儲。

2 某型高速相機簡(jiǎn)介[1]

系統選擇的高速相機是一款高分辨率、高速度線(xiàn)掃數字相機，其圖像傳感器采用先進(jìn)的CCD（Charge-Coupled Device）圖像傳感器，采用了世界尖端水平的高靈敏度掃描成像技術(shù)――高速率的TDI(Time Delay and Integration)技術(shù)、多重曝光技術(shù)并加強藍色響應，從而使該型相機可提供比單輸出線(xiàn)掃相機更好的靈敏度特性，總的數據傳輸率可高達200MB/s。

相機接口主要包括后面板上的六個(gè)接口：其中四個(gè)為數據輸出接口，每個(gè)接口包括16位數據信號，1位數據同步信號，1位同步時(shí)鐘信號，信號的電平輸出格式為L(cháng)VDS電平格式；另外兩個(gè)接口分別為控制信號接口和電源接口。在控制信號的作用下，相機同步輸出包含同步時(shí)鐘信號(STROBE)和水平同步信號(LVAL)在內的 8×8bit標準的灰度圖像數據，圖像分辨率可選擇為4096×30`72（本系統采用分辨率）和2048×3072。

相機控制接口信號中，行觸發(fā)信號（EXSYNC）至關(guān)重要。它負責圖像數據的觸發(fā)輸出，行觸發(fā)信號的上升沿觸發(fā)數據并指示數據有效。相機觸發(fā)要求此信號存在下降沿，最小觸發(fā)頻率為300HZ。

3 系統硬件設計及工作原理

本設計硬件系統主要包括電平轉換，數據接收預處理和數據采集存儲三個(gè)部分。圖1為系統硬件原理框圖。在總線(xiàn)結構上，系統采用了滿(mǎn)足高速數據傳輸的PCI總線(xiàn)結構，PCI9054是PLX公司推出的一種32位33MHz的PCI總線(xiàn)主控I/O加速器，它采用多種先進(jìn)技術(shù)，使復雜的PCI接口應用設計變得相對簡(jiǎn)單。

從資源和成本方面考慮，FPGA選用Altera公司的低成本Cyclone系列芯片－EP1C6Q240C8。存儲介質(zhì)則選用SCSI磁盤(pán)陣列，它能滿(mǎn)足高速、大數據量的存儲。

圖1 系統原理框圖

系統工作原理：

系統上電，首先完成一系列初始化工作：PC通過(guò)底層驅動(dòng)配置PCI9054的寄存器，使之處于正常工作模式（C模式）[2]； FPGA上電，配置用戶(hù)電路（此時(shí)，FPGA內部邏輯和PCI9054都處于等待狀態(tài)）。

PC應用程序啟動(dòng)后，向PCI9054發(fā)送數據傳輸指令，PCI9054收到數據傳輸指令，通過(guò)LOCAL BUS通知FPGA開(kāi)始工作：FPGA產(chǎn)生行觸發(fā)信號（EXSYNC），觸發(fā)相機進(jìn)行拍照、傳輸數據。然后，PCI9054進(jìn)入工作狀態(tài)，開(kāi)始采集數據，并將數據存儲到磁盤(pán)陣列。FPGA內部邏輯和PC應用程序通過(guò)行計數判斷一幀圖像傳輸完畢，相繼進(jìn)入等待狀態(tài)。但是，PC應用程序在接收完一幀圖像，進(jìn)入等待狀態(tài)后，延續一定時(shí)間，會(huì )自動(dòng)觸發(fā)下一個(gè)數據傳輸指令通知FPGA開(kāi)始下一幀圖像傳輸。

3.1 電平格式轉換

PCI9054芯片電平格式為3.3V LVTTL格式，相機輸出信號的電平格式為L(cháng)VDS格式，基于系統總體需要，有必要在進(jìn)行圖像預處理前將LVDS相機輸出信號轉換成LVTTL格式電平。

3.2 數據接收預處理

FPGA完成圖像預處理功能。FPGA是以并行運算為主導的芯片，處理速度更快。數據預處理過(guò)程包括：數據緩沖、位并轉換。

數據緩沖[3]：相機利用4個(gè)通道輸出圖像數據，每個(gè)端口的數據傳輸以本端口時(shí)鐘為參考，傳輸過(guò)程中由于各種差異如傳輸電纜的長(cháng)度不同，使得各個(gè)端口的時(shí)鐘信號產(chǎn)生相對的相位漂移，從而使四個(gè)端口數據輸出不完全同步，這不利于圖像數據的同步采集。為消除數據異步，FPGA內部設計了由4個(gè)FIFO組成的數據緩沖器組。每個(gè)端口的有效數據寬度為16bit，傳送一行4096個(gè)數據需用512個(gè)時(shí)鐘周期，因此FIFO深度設為512個(gè)字。相機送來(lái)的4個(gè)LVAL信號為各對應通道寫(xiě)使能信號， 4個(gè)STROBE信號作為對應通道寫(xiě)時(shí)鐘。FIFO輸出端采用系統時(shí)鐘（15MHz）作為統一的數據同步時(shí)鐘，并設計一個(gè)讀請求信號，當FIFO半滿(mǎn)時(shí)讀取數據，經(jīng)過(guò)緩存的數據以與系統時(shí)鐘同步的64bit寬度格式輸出。

位并轉換：PCI9054芯片LOCAL端的有效數據位數有兩種選擇：8bit和32bit（可更改9054寄存器設置，為了保證數據采集速度，本系統設置為32bit）。但是相機的輸出數據通過(guò)緩沖之后仍然為64bit，為了滿(mǎn)足PCI9054數據采集位數要求，必須將64bit數據進(jìn)行位并轉換，變成32bit傳輸。本系

統設計在FPGA內部將數據的高32bit和低32bit分別送入二選一BUSMUX的輸入端，系統時(shí)鐘的電平選

擇數據輸出。64bit數據轉化成32bit數據傳輸，但數據率變成原來(lái)的兩倍（30M/s）。

3.3 數據采集存儲

對于整個(gè)系統來(lái)說(shuō)，存儲系統的持續存儲速度是個(gè)至關(guān)重要的參數。數據的采集存儲采用微機為主體，在其PCI總線(xiàn)上掛載一塊SCSI的接口卡和9054接口卡，9054接口卡用于數據采集，SCSI接口卡上掛載兩個(gè)SCSI硬盤(pán)，組成RAID-0的硬盤(pán)陣列，這樣可以大大提高硬盤(pán)的持續存儲速度。利用PCI9054進(jìn)行數據采集時(shí)，數據的傳輸路徑為：PCI總線(xiàn)－內存－硬盤(pán)陣列?，F有兩種傳輸方案可供選擇：第一種為單線(xiàn)采集存儲，顯然，這種方案會(huì )降低數據的的采集速度。本系統選用第二種方案：流水線(xiàn)存儲，如圖2所示。理論上，流水線(xiàn)方式的數據采集速度應該是單線(xiàn)采集的兩倍。

圖2 流水線(xiàn)存儲時(shí)序示意圖

4 部分軟硬件程序設計

3.4 PCI9054 Local Bus 硬件驅動(dòng)

PCI9054局部總線(xiàn)是外設（FPGA）和9054之間通信的橋梁。9054圖像數據的采集需要使9054局部總線(xiàn)信號滿(mǎn)足一定的時(shí)序要求，保證數據傳輸的同步，即需要FPGA端硬件驅動(dòng)。驅動(dòng)是用Verilog HDL代碼編寫(xiě)的一個(gè)狀態(tài)機，代碼如下[2][4]：

always @ (posedge CLK)

begin

casex (CurrentState)

1'b0: begin

if (!LLADS_)

begin LLREADY = 1; CurrentState = 1; end

else begin LLREADY = 0; end

end

1'b1: begin

if (LLBLAST_) //突發(fā)循環(huán)重復

begin LLREADY = 1; CurrentState = 1; end

else //最后一個(gè)循環(huán)

begin LLREADY = 0; CurrentState = 0; end

end

default:

CurrentState = 0;

Endcase end

assign LLREADY_ = (LLREADY) ? 1'b0 : 1'b1;

4.2 PCI9054驅動(dòng)層和應用層設計

系統所用PCI采集卡非windows標準硬件，驅動(dòng)程序需要自行開(kāi)發(fā)，這里使用WDM編程。為了提高速度采用雙線(xiàn)程操作。由于寫(xiě)磁盤(pán)比較慢，如果等寫(xiě)完磁盤(pán)再讀local bus顯然效率太低，所以啟動(dòng)雙線(xiàn)程雙buffer讀寫(xiě)數據[5]。

部分程序代碼：

BOOL GetData()

{ ……

//創(chuàng )建等待驅動(dòng)中斷線(xiàn)程以及寫(xiě)文件線(xiàn)程

hEvent_Disk=GreateEvent(NULL,TRUE,TRUE,NULL); hEvent_Mem = CreateEvent(NULL,TRUE,FALSE,NULL);

_beginthread(WaitForDataThread,0,NULL); _beginthread(WriteDiskThread,0,NULL);

//啟動(dòng)DMA傳輸

SetDma(); BlockDmaLocalToPci(dmabuffer, BLOCK_ONE_DMA);

}

void WaitForDataThread(void * pParam)

{}

void WriteDiskThread(void * pParam)

{}

4.3 數據傳輸指令生成

PC應用程序產(chǎn)生數據傳輸指令，觸發(fā)數據傳輸。指令的產(chǎn)生是通過(guò)9054在PC端的底層驅動(dòng)，設置9054 LOCAL端USERO管腳電平，使FPGA進(jìn)入工作狀態(tài)，并產(chǎn)生相機行觸發(fā)信號（EXSYNC），觸發(fā)相機拍照傳輸數據。USERO信號為高電平時(shí)，FPGA和9054都處于等待狀態(tài)；USERO下降沿觸發(fā)數據傳輸，使FPGA和9054進(jìn)入工作狀態(tài)；數據傳輸完畢，USERO拉高。時(shí)序如圖3。

5 系統測試及工程考慮

本系統測試微機環(huán)境為：CPU，Pentium(R) 4. 2.40GHz；內存，333MHz,512MB/s；北橋芯片，845PE；操作系統，Windows Server 2003；SCSI硬盤(pán)空間，120G。

系統測試結果：圖像單線(xiàn)穩定存儲速率為37.2 MB/s ，流水線(xiàn)穩定存儲速率為71.2MB/s；持續記錄時(shí)間為25分鐘。

工程考慮：系統速度主要限制于兩個(gè)瓶頸，一是硬盤(pán)本身，二是PCI總線(xiàn)。本系統雖然采用了高速硬盤(pán)，但還有一個(gè)操作效率的問(wèn)題。數據從FPGA到PCI9054的傳輸介質(zhì)采用一般硬盤(pán)線(xiàn)，此類(lèi)硬盤(pán)線(xiàn)的上限頻率為33M，限制數據采集速度；同時(shí)由于系統需要通過(guò)PCI總線(xiàn)轉移數據，而計算機的PCI總線(xiàn)多為32位、33MHz的總線(xiàn)，這個(gè)總線(xiàn)的理論數據為132MB/s，當總線(xiàn)上僅僅有一個(gè)設備時(shí)，實(shí)測實(shí)際總線(xiàn)持續傳輸速率在100MB/s以下，當總線(xiàn)上再掛載磁盤(pán)適配器時(shí)，總線(xiàn)的數據傳輸速率會(huì )更低。系統穩定性主要取決于FPGA內部邏輯的容錯性和微機的穩定性。在高速存儲的環(huán)境下，微機系統容易死機，因此微機選擇具有高穩定性的Windows Server 2003操作系統作為圖像采集的存儲環(huán)境。

本文作者創(chuàng )新點(diǎn)是利用FPGA和PCI9054完成了對高速、高分辨率圖像的采集存儲。