基于系統芯片ZSU32的SoC芯片設計

　　3.3.2 多時(shí)鐘域約束

　　時(shí)序檢查默認以一個(gè)時(shí)鐘周期為界，但對于ZSU32系統芯片，存在著(zhù)一些多周期路徑，在這些路徑上，數據不需要在單時(shí)鐘周期內到達終點(diǎn)。例如，clk30mhz和clk10mhz是同源的同步時(shí)鐘，前者頻率是后者的3倍，對從clk10mhz時(shí)鐘域向clk30mhz時(shí)鐘域傳輸數據的路徑，采用如下命令：

　　#按照3個(gè)周期(clk30mhz)進(jìn)行

　　#建立時(shí)間約束

　　set_multicycle_path 3 -setup -start

　　-from clk10mhz -to clk30mhz;

　　對于異步時(shí)鐘域之間的路徑，不用進(jìn)行同步的時(shí)序檢驗，應該將其定義為偽路徑(false path)，這樣在邏輯綜合時(shí)就不必浪費資源去優(yōu)化。

　　#將異步時(shí)鐘e_clk和p_clk 之間的路徑設置為偽路徑

　　set_false_path -from e_clk –to p_clk;

　　set_false_path -from p_clk -to e_clk;

　　3.3.3 時(shí)鐘偏移

　　芯片中時(shí)鐘經(jīng)過(guò)不同的傳輸路徑，由于每條路經(jīng)延時(shí)不一，導致從時(shí)鐘源到達各個(gè)寄存器的始終輸入端的相位差。這種由于空間分布而產(chǎn)生的偏差叫做時(shí)鐘傾斜(clock skew)。此外，由于溫漂、電子漂移的隨機性，使時(shí)鐘信號的邊沿可能超前也可能滯后。這種具有時(shí)間不確定性的偏移稱(chēng)為時(shí)鐘抖動(dòng)(clock jitter)。偏移導致時(shí)鐘信號到達各個(gè)觸發(fā)器的時(shí)鐘引腳的時(shí)間不一致，需要給予約束。

　　#設置時(shí)鐘偏移為0.4 ns

　　set_clock_uncertainty 0.4 [all_clocks];

　　3.4 端口約束

　　SoC芯片通過(guò)大量輸入和輸出端口與外界進(jìn)行信息的傳輸，端口約束主要用于約束頂層端口相連的片內組合邏輯，包括確定輸入延時(shí)、輸出延時(shí)、輸出負載、輸出扇出負載、輸入信號躍遷時(shí)間等。

　　3.4.1 端口延時(shí)

　　輸入延時(shí)是指外部邏輯到電路輸入端口的路徑延時(shí)。輸出延時(shí)是指輸出端口到外部寄存器的路徑延時(shí)。

　　設置范例如下：

　　#設置端口pci_ad13的輸入延時(shí)為4.8 ns

　　set_input_delay 4.8 -clock clk_main

　　[get_ports {pci_ad13}];

　　#設置端口pci_ad16的輸出延時(shí)為3.6 ns

　　set_output_delay 3.6 -clock clk_main

　　[get_ports{pci_ad16};

　　3.4.2 端口的驅動(dòng)與負載

　　端口的驅動(dòng)和負載特性通過(guò)設置輸入驅動(dòng)單元、輸入輸出負載值以及信號躍遷時(shí)間等來(lái)描述。范例如下：

　　#設置端口a7的驅動(dòng)單元是BUFX2

　　set_drive_cell -lib_cell BUFX2 -pin

　　[get_ports {a7}];

　　#設置端口d17的負載值為20 pf

　　set_load -pin_load 20 [get_ports {d17}];

　　#設置端口d0的輸入信號上升時(shí)間是0.5 ns

　　set_input_transition -rise -min 0.5

　　[get_ports {d0}];

　　3.5 面積和功耗約束

　　Design Compiler的綜合以時(shí)序優(yōu)先，即優(yōu)化完約束后才根據約束優(yōu)化面積和功耗。初次綜合時(shí)很難對面積進(jìn)行評估，所以在第一次綜合時(shí)設置優(yōu)化目標為0，表示在滿(mǎn)足時(shí)序約束的情況下最大努力地減小面積。待綜合報告出來(lái)之后，根據初步的面積和功耗報告，修改數值，從而進(jìn)一步優(yōu)化。

　　#面積設置

　　set_max_area 0;

　　#功耗的約束做類(lèi)似的處理：

　　set_max_total_power 0;