采用CPLD的專(zhuān)用鍵盤(pán)接口芯片的方案設計
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鍵盤(pán)掃描時(shí)序的基本原理[4]可以用圖3所示的狀態(tài)圖表示。狀態(tài)圖的輸入變量為RST(復位)、KEY-PRESS(有按鍵)、TIMER-OVER(去抖動(dòng)延時(shí)結束)；輸出變量包括EN-SCAN(掃描行轉移)、EN-CODED(鍵盤(pán)編碼啟動(dòng))、START-TIMER(開(kāi)啟去抖動(dòng)延時(shí))。從圖3中知道，狀態(tài)S０→S1→S2為按鍵掃描狀態(tài)鏈，狀態(tài)S3→S4→S5為去抖延時(shí)狀態(tài)鏈，狀態(tài)S6為按鍵保持期。當按鍵被按下時(shí)，進(jìn)入啟動(dòng)(S3)去抖延時(shí)狀態(tài)鏈；去抖延時(shí)結束后(S5)，若按鍵沒(méi)有按下則恢復掃描狀態(tài)鏈(S0)；若按鍵確認被按下則進(jìn)入保持期(S6)，并輸出按鍵編碼維持至按鍵松開(kāi)。
根據狀態(tài)圖3和上述的狀態(tài)轉移描述，進(jìn)行鍵盤(pán)掃描控制電路的設計，結果如圖4所示。其中H3是6位循環(huán)移位寄存器，由時(shí)鐘CLK觸發(fā)實(shí)現狀態(tài)移位。移位寄存器的輸出Q0~Q5分別代表鍵盤(pán)掃描控制電路的狀態(tài)S0~S6，當然它們并非一一對應，但實(shí)現的功能相同。值得一提的是，如果專(zhuān)用鍵盤(pán)芯片KB-CORE的外部時(shí)鐘CLK來(lái)自單片機的ALE信號(如圖1所示)，當單片機時(shí)鐘為6MHz時(shí)，則專(zhuān)用鍵盤(pán)芯片KB-CORE的外接時(shí)鐘為1MHz的方波信號，信號周期為1μs。如果將該時(shí)鐘信號經(jīng)過(guò)一個(gè)分頻器，使其輸出的信號周期約為T(mén)clk=1μs×212≈4ms，然后再作為H3的時(shí)鐘信號。這意味著(zhù)鍵盤(pán)掃描控制電路約4ms掃描一行按鍵。如果H3中的Q2態(tài)沒(méi)有被使用，則可以實(shí)現約8ms的去抖動(dòng)延時(shí)。通過(guò)這樣的設計，可以免除延時(shí)計數器，簡(jiǎn)化電路。
本文引用地址：http://dyxdggzs.com/article/149206.htm
4 專(zhuān)用鍵盤(pán)接口芯片的實(shí)現
根據實(shí)時(shí)數據校正系統的設計要求，使用了34個(gè)自定義I/O引腳和PC44封裝的CPLD來(lái)實(shí)現專(zhuān)用鍵盤(pán)接口芯片KB-CORE。芯片型號的選擇依據綜合所需要的宏單元(Macrocells)個(gè)數決定。如果借助硬件描述語(yǔ)言VHDL[5]對上述設計進(jìn)行描述，綜合結果需要約140個(gè)宏單元；如果改用原理圖輸入方式，則只需約60個(gè)宏單元。因此選用XC9572芯片可以滿(mǎn)足上述專(zhuān)用鍵盤(pán)接口芯片KB-CORE的要求。實(shí)際使用如圖1和圖2所示，操作結果表明鍵盤(pán)接口芯片性能穩定。
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