硬件仿真正當時(shí),DFT降低不良率

　　當今IC設計越來(lái)越復雜，已經(jīng)向10億門(mén)進(jìn)發(fā)，同時(shí)需要更快的上市時(shí)間，20nm、3DIC也成為研發(fā)熱門(mén)。如何提高設計效率?Mentor Graphics公司董事長(cháng)兼CEO Walden Rhines稱(chēng)硬件仿真(emulation)是仿真的潮流。
                                
　　而過(guò)去很多客戶(hù)采用軟件仿真(simulation)，現在慢慢轉移到硬件仿真。因為硬件成本只有軟件的1/300。同時(shí)，驗證占整體設計的時(shí)間很長(cháng)，硬件仿真能縮短時(shí)間、提高效率。

　　據悉，現在的IC必須要做很多驗證。其中的一個(gè)功能是抗靜電放電(ESD)測試。每個(gè)芯片都有一定的抗靜電能力，但是這個(gè)能力只有等到芯片制造封裝出來(lái)，到測試工廠(chǎng)去測時(shí)才被發(fā)現。

　　Mentor公司的Calibre PERC工具利用特殊手段，能夠在芯片流片之前就告訴客戶(hù)抗靜電能力、失效風(fēng)險在哪里，提高了芯片一次設計成功的幾率。

　　DFT(可測試性設計)方面，芯片的測試很重要。在測試芯片向量產(chǎn)生時(shí)，一般只看芯片設計里有哪些邏輯和功能，好的EDA工具可以幫你找出失效在哪里，可能的失效可以先去做測試。但是今天，在DFT方面，沒(méi)有一個(gè)測試可以看出標準的庫單元里是否失效。我們能在庫里面可能失效的模型，放在我們測試的方案里。即芯片可能一樣通過(guò)了一般的測試，透過(guò)CellAwareDFT，測試后，失效率大幅降低。在一些初期的測試中發(fā)現，不良率可以從600～700ppm，降低到幾十ppm。這對于高檔產(chǎn)品很重要，一方面可以降低系統級測試的成本，另一方面可以使產(chǎn)品單價(jià)提高很多。