【科普】芯片工藝的"7nm" 、"5nm"到底指什么
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來(lái)源：eyesharp
1.摩爾定律
1965年，英特爾公司（Intel）的創(chuàng )始人之一的戈登·摩爾應邀為《電子學(xué)》雜志35周年專(zhuān)刊寫(xiě)了一篇觀(guān)察評論報告，題目是：“讓集成電路填滿(mǎn)更多的元件”。在摩爾開(kāi)始繪制數據時(shí)，發(fā)現了一個(gè)驚人的趨勢：每個(gè)新芯片大體上包含其前任兩倍的容量，每個(gè)芯片的產(chǎn)生都是在前一個(gè)芯片產(chǎn)生后的18-24個(gè)月內。如果這個(gè)趨勢繼續，計算能力相對于時(shí)間周期將呈指數式的上升。
即著(zhù)名的摩爾定律，歸納起來(lái)主要有3種版本：
1、集成電路芯片上所集成的電路的數目，每隔18個(gè)月就翻一番
2、微處理器的性能每隔18個(gè)月提高一倍，而價(jià)格下降一半
3、用一美元所能買(mǎi)到的計算機性能，每隔18個(gè)月翻兩番
摩爾定律并不是一個(gè)物理或數學(xué)定律，只是一個(gè)總結。
根據摩爾定律，每隔18個(gè)月，芯片規模不變的情況下，芯片面積是原來(lái)的二分之一。假設新工藝的良率和成本與原來(lái)一致，理論上來(lái)說(shuō)，相同的晶圓，芯片的產(chǎn)量翻倍，成本減半。而且采用新工藝的芯片，性能、功耗、面積都更優(yōu)。
制程一般按照“數字+nm”的表達形式，在早期，制程節點(diǎn)命名與晶體管的Gate Length和Half-pitch Size有關(guān)。
首先對于二極管和由Metal Wire組成的集成電路，Gate Length表示二極管Gate極的寬度，而Half-pitch Size代表的是芯片內部互聯(lián)線(xiàn)間距離的一半，也即光刻間距的一半。
總的來(lái)說(shuō)，制程節點(diǎn)越小意味著(zhù)晶體管越小、速度越快、能耗表現越好。
為什么臺積電、三星都有10nm,7nm,5nm這些制程節點(diǎn)呢，這些節點(diǎn)是否有一定的規律？
首先回到摩爾定律，下一代工藝的芯片面積是上一代的一半。
假設按照正方形來(lái)計算，設兩代工藝的晶體管尺寸分別為x，y?？傻?/span>
可知下一代工藝晶體管的尺寸基本上是上一代工藝的0.7。
下圖是目前主流制程節點(diǎn)的半導體制造廠(chǎng)商情況，從180nm開(kāi)始算，基本上符合這種數學(xué)關(guān)系，這就是摩爾定律的偉大之處，幾十年前總結的規律和現在的芯片制程幾乎吻合。
目前臺積電和三星最先進(jìn)的工藝節點(diǎn)是5nm, 那么可以推算出接下來(lái)的工藝就是3nm，2nm，1nm。
2.優(yōu)化再優(yōu)化
但是上圖中有幾個(gè)數字很顯得與眾不同，就是40nm、28nm、20nm、14nm。這涉及到芯片制造廠(chǎng)的常用手段——shrink。
芯片工藝的研發(fā)需要很大的成本，尤其是芯片制程的不斷縮小，研發(fā)成本可以用恐怖來(lái)形容，比如研發(fā)28nm工藝，需要耗費5130萬(wàn)美元；而到了7nm節點(diǎn)，費用將提升到2.97億美元。
如果說(shuō)可以在當前工藝節點(diǎn)上持續優(yōu)化，能最大程度地利用原有投入成本。
Shrink本質(zhì)上就是利用MASK等比例縮小晶體管的尺寸，再通過(guò)一些方式修修補補，使其仍然能夠正常工作。
這些shrink后的工藝節點(diǎn)，也被人稱(chēng)為半節點(diǎn)。目前shrink大約可以把晶體管尺寸縮小為原來(lái)的0.9。
那么40nm就是45nm shrink后的半節點(diǎn)（它們可認為是同一工藝節點(diǎn)，只是廠(chǎng)家進(jìn)行了優(yōu)化），以此類(lèi)推。
優(yōu)化后的半節點(diǎn)更成熟，優(yōu)勢更多，慢慢廠(chǎng)家就主推這些半節點(diǎn)了。所以14nm要比16nm更多地出現我們的視野中。
3.我們被“騙”了
但是，一個(gè)原子直徑大約為0.1nm，那么現在的5nm工藝豈不是只有50個(gè)原子的長(cháng)度，是否有些夸張了。
在前面說(shuō)過(guò)制程節點(diǎn)與晶體管的Gate Length和Half-pitch Size有關(guān)，實(shí)際上到了28nm以下，由于采用finfet這些新技術(shù)，兩者基本就匹配不上了。
在摩爾定律提出的前三十年，新工藝制程的研發(fā)并不困難，但隨著(zhù)特征尺寸越來(lái)越接近宏觀(guān)物理和量子物理的邊界，現在高級工藝制程的研發(fā)越來(lái)越困難，研發(fā)成本也越來(lái)越高。
如果工藝制程繼續按照摩爾定律所說(shuō)的以指數級的速度縮小特征尺寸，會(huì )遇到兩個(gè)阻礙，首先是經(jīng)濟學(xué)的阻礙，其次是物理學(xué)的阻礙。
經(jīng)濟學(xué)的阻礙是，隨著(zhù)特征尺寸縮小，由于工藝的復雜性設計規則的復雜度迅速增大，導致芯片的成本迅速上升。至于物理學(xué)的障礙主要來(lái)源于量子效應和光刻精度。幾十個(gè)原子那么厚，會(huì )產(chǎn)生諸多量子效應，導致晶體管的特性難以控制。
如果保持節點(diǎn)名稱(chēng)和實(shí)際特征尺寸同步，會(huì )如下圖紅線(xiàn)所示，在2015年，芯片工藝的實(shí)際尺寸就會(huì )達到1nm。
但目前的工藝曲線(xiàn)和藍線(xiàn)更符合。
那也就是說(shuō)摩爾定律早就失效了？事實(shí)上摩爾定律在不停地維護和修正，主要由ITRS（International Technology Roadmap for Semiconductor）來(lái)制定來(lái)討論合適的制程發(fā)展速度。ITRS制定了一個(gè)節點(diǎn)介紹的總體路線(xiàn)圖以及這些節點(diǎn)將針對的功能尺寸，這個(gè)路線(xiàn)圖為芯片制造行業(yè)的上下游（光刻設備廠(chǎng)家、刻蝕設備廠(chǎng)家、材料廠(chǎng)家、大學(xué)和研究機構等）提供導引作用。
通過(guò)修正，工藝節點(diǎn)和晶體管尺寸并不是完全一致了。
4.營(yíng)銷(xiāo)還是營(yíng)銷(xiāo)
所以現在的7nm、5nm就是個(gè)數字，僅此而已，和技術(shù)實(shí)際沒(méi)啥聯(lián)系。
總的來(lái)說(shuō)，這就是一種芯片制造行業(yè)面向大眾一種默認“營(yíng)銷(xiāo)”手段。
早年間英特爾還是比較堅持初心的，將名稱(chēng)和制程盡可能聯(lián)系起來(lái)（但也沒(méi)有完全遵循尺寸模型），所以就有了“14nm+++”擠牙膏傳說(shuō)。
英特爾說(shuō)了，大家不要瞎扯，什么7nm、5nm的，我們直接看單位面積的晶體管數量。也就是下面的公式
雖然英特爾的10nm和臺積電的7nm看起來(lái)是兩代，但晶體管密度基本一樣，如下圖。
但是這對消費者來(lái)說(shuō)太復雜了，怎么能有5nm、3nm宣傳效果好呢。
臺積電7nm、5nm口號喊得十分響亮啊，眼看要領(lǐng)先英特爾10nm“兩三代”工藝了。再加上近兩年采用了臺積電工藝的AMD處理器（除晶體管密度外，還有其他的一些關(guān)鍵參數決定了一款處理器的性能）讓廣大消費者喊出了“AMD，YES！”。
英特爾也慢慢坐不住了，去年就改變了自家的命名規則，直接宣稱(chēng)4年內進(jìn)入“埃米”時(shí)代（
，比小更?。?。
摩爾定律通過(guò)修正依舊在發(fā)揮作用，但工藝制程的更新?lián)Q代越來(lái)越慢了。
據說(shuō)明年蘋(píng)果的A17芯片將采用臺積電的3nm工藝，但現在我們知道3nm僅僅就是個(gè)代號，比現在5nm技術(shù)更新了一代，和數字上的3nm沒(méi)什么關(guān)系了。
-End-
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