次時(shí)代EUV光刻已箭在弦上?。?！
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來(lái)源：新漢科技
多年來(lái)，光刻被視為持續器件微縮的與制造相關(guān)的主要控制因素，但受到多次延遲的困擾，這些延遲影響了工廠(chǎng)的吞吐量，一直持續到 7nm 工藝節點(diǎn)。這些問(wèn)題現已得到解決，但許多新問(wèn)題也即將出現，同時(shí)也出現了一些重要的改進(jìn)。
來(lái)自設計、光刻、測試和測量以及封裝界的行業(yè)專(zhuān)家齊聚今年的 SEMICON West 和 DAC，討論極紫外 (EUV) 和即將推出的高數值孔徑 EUV（高數值孔徑 EUV）的產(chǎn)品路線(xiàn)圖，包括最新的研究和開(kāi)發(fā)工作，以及推進(jìn)光刻創(chuàng )新和縮放密度的障礙。討論領(lǐng)域包括提高電源和工藝效率、增強計量技術(shù)以及探索曲線(xiàn)掩模和光刻膠新化學(xué)物質(zhì)等新穎的解決方案。然而，在這些進(jìn)步中，始終致力于實(shí)現更高的產(chǎn)量、更高的吞吐量和更低的每芯片成本。
高數值孔徑 EUV
今年的大部分討論都集中在 EUV 的下一步發(fā)展以及高數值孔徑 EUV 的時(shí)間表和技術(shù)要求上。ASML戰略營(yíng)銷(xiāo)高級總監Michael Lercel表示，目標是提高EUV的能源效率，以及他們下一代高數值孔徑EUV工具的開(kāi)發(fā)狀況。
Lercel 表示：“EUV 工具并不是最節能的，但我們正在盡一切努力提高能源效率和工具本身，從而顯著(zhù)提高制造每個(gè)晶圓所需的能源?！边@些工具的演變中的數值孔徑（NA）。雖然每次曝光的總體能耗遠高于 193i 光刻，但支持更高密度器件的單一圖案化的能力意味著(zhù)需要更少的曝光。這反過(guò)來(lái)又減少了總體能量輸出和循環(huán)時(shí)間。
高數值孔徑將數值孔徑從 0.33 增加到 0.55，將分辨率從約 26 至 30 納米間距提高到 16 納米間距。通過(guò)增加數值孔徑，分辨率得到提高，但光學(xué)器件必須變得更大。這就需要一臺更大的機器，這會(huì )帶來(lái)額外的好處。更大的工具旨在提供更好的可維修性，以保持高生產(chǎn)率水平并縮短維修后返回制造的恢復時(shí)間。新的高數值孔徑系統也更加模塊化，使服務(wù)團隊更容易更換各個(gè)模塊。
Lercel 透露，第一個(gè)完全組裝的系統已經(jīng)建成，但尚未投入使用，因為它沒(méi)有最終的光學(xué)器件。他預計這些系統將在今年晚些時(shí)候首次亮相。
“我們預計 0.55 的插入（insertion）將在未來(lái)幾年內出現，并預計客戶(hù)將在 2025 年開(kāi)始將其投入生產(chǎn)，”他說(shuō)（見(jiàn)圖 1）?！爸?，我們正在探索數值孔徑為 0.75 的超數值孔徑，我們預計這將在大約十年內實(shí)現。
圖 1：ASML 預計 0.55 將在四年內投入生產(chǎn)，0.75 Hyper EUV 將在大約十年內投入生產(chǎn)電子束計量
使用較高的數值孔徑進(jìn)行曝光意味著(zhù)光線(xiàn)以較小的角度（稱(chēng)為入射角）照射到晶圓上。因此，晶圓上特征的垂直結構或“縱橫比”變得更難以精確觀(guān)察和測量。應用材料公司高級總監 Ofer Adan討論了需要更先進(jìn)的計量工具來(lái)支持高數值孔徑工藝的問(wèn)題。在 2 納米及以上節點(diǎn)，利用傳統電子束技術(shù)的成像功能檢測缺陷變得更加困難。
Adan 指出冷場(chǎng)**** (CFE) 技術(shù)的最新發(fā)展是滿(mǎn)足高數值孔徑計量需求的一種可能的解決方案。CFE 是一種在較低溫度下工作的電子束源，與傳統熱離子源相比具有多種優(yōu)勢，包括提高空間分辨率、更好的光束穩定性和減少球面像差。CFE 在室溫下運行，產(chǎn)生更窄、能量更高的電子束，與傳統熱場(chǎng)**** (TFE) 技術(shù)相比，可產(chǎn)生更高的分辨率和更快的成像速度（見(jiàn)圖 2）。該技術(shù)的更高亮度有助于提供更高分辨率的成像和測量，但較小的光斑尺寸意味著(zhù)吞吐量會(huì )受到顯著(zhù)影響。
“CFE 存在一條熱場(chǎng)曲線(xiàn)，它是成像速度和分辨率之間的權衡，”Adan 說(shuō)?！澳梢越档头直媛什@得更快的吞吐量，或者您可以保持相同的速度并獲得更高的分辨率。CFE 的速度比 TFE 快 10 倍?！?/span>
圖 2：CFE 在相同分辨率下提供比 TFE 快 10 倍的成像速度直到最近，CFE 的使用還僅限于實(shí)驗室環(huán)境，因為電子束柱的穩定性不足以滿(mǎn)足大批量半導體制造的嚴格要求。Adan 提到了解決穩定性挑戰的兩項創(chuàng )新。一是柱內的極高真空，二是循環(huán)自清潔過(guò)程，可不斷去除 CFE 源中的污染物，從而實(shí)現穩定且可重復的性能。
高數值孔徑的新工藝技術(shù)
TEL 蝕刻業(yè)務(wù)部門(mén)總監 Angélique Raley 指出了塑造 EUV 未來(lái)的兩個(gè)重要趨勢。首先是從 2D 結構到 3D 結構的轉變，特別是從 finFET 到環(huán)柵 (GAA) 器件的轉變，這極大地影響了芯片制造所需的工藝。第二個(gè)問(wèn)題圍繞 EUV 的連續臨界縮放，特別是因為它涉及將金屬間距減少至低至 12 nm。
“當我們從 GAA 轉向堆棧溝道 FET (CFET) 時(shí)，我們面臨著(zhù)更高的縱橫比要求，”Raley 說(shuō)道?！斑@一發(fā)展再次強調了高度可控的各向同性和定向蝕刻工藝的重要性?！?/span>
環(huán)柵（GAA）器件將通過(guò)涉及多層的外延（epi）沉積來(lái)定義，需要對該沉積過(guò)程進(jìn)行完美的控制。半導體制造商需要設計高度控制的各向同性蝕刻，能夠選擇性地在所有方向上同時(shí)蝕刻材料。
等離子蝕刻仍然是不可或缺的，特別是對于高深寬比蝕刻。例如，接觸蝕刻是一種復雜的氧化物蝕刻工藝，需要高度控制。
隨著(zhù)高數值孔徑 EUV 的引入，制造商將必須決定是使用化學(xué)放大抗蝕劑還是金屬氧化物抗蝕劑。這種轉變加上焦深的減小，將需要更薄的抗蝕劑，因此需要高精度的蝕刻過(guò)程控制。更薄的光刻膠還意味著(zhù)更廣泛地使用硬掩模，因為光刻膠本身在蝕刻化學(xué)物質(zhì)中腐蝕得更快。
干抗蝕劑（Dry resist）
解決高數值孔徑抗蝕劑問(wèn)題的一種方法是干抗蝕劑。Lam Research EUV 干式光刻膠營(yíng)銷(xiāo)高級總監 Benjamin Eynon 表示，與傳統的化學(xué)放大 (CAR) 光刻膠工藝相比，干式光刻膠采用氣體前體工藝，涉及干式光刻膠材料和干式顯影工藝。其分子尺寸比 CAR 小六倍，可以打印更精細的細節（見(jiàn)圖 3）。它還通過(guò)消除液體簡(jiǎn)化了流程，減少了圖案崩潰的可能性。Eynon 指出，干抗蝕劑還可減少 5 至 10 倍的浪費，使其成為更環(huán)保的選擇。
圖 3：干光刻膠成像可以對 16nm 和 13nm 的線(xiàn)條和空間進(jìn)行圖案化，線(xiàn)寬粗糙度為 3nm“干抗蝕劑可以產(chǎn)生更一致和可預測的結構，同時(shí)減少浪費，”Eynon 說(shuō)?！拔覀冊诟邤抵悼讖椒矫嬉簿哂蟹直媛蕛?yōu)勢，而 CAR 在低于 35 納米間距的情況下苦苦掙扎，而我們看到的結果遠低于此?！?/span>
他解釋說(shuō)，與傳統 CAR 相比，使用干抗蝕劑來(lái)改變抗蝕劑厚度要簡(jiǎn)單得多?！斑^(guò)去，如果我必須向光刻膠供應商索要旋轉更薄的光刻膠，我必須等待六個(gè)月才能完成所有測試?，F在我們可以改變食譜并把它放下來(lái)?！?/span>
干抗蝕劑在加工窗口和缺陷率方面具有優(yōu)勢（可以忽略不計），但仍存在需要克服的障礙。降低高數值孔徑的劑量可能會(huì )導致粗糙度增加，因此需要做更多的工作來(lái)平衡劑量減少與線(xiàn)寬粗糙度 (LWR) 等其他因素。
imec先進(jìn)圖案、工藝和材料高級副總裁 Steven Sheer也強調了干抗蝕劑相對于 CAR 的局限性的優(yōu)勢，適用于高數值孔徑提供的較小節距的線(xiàn)和空間成像。但他補充說(shuō)，需要進(jìn)一步研究來(lái)減少劑量并改善缺陷率。EUV 掃描儀的較低劑量與較高的吞吐量相關(guān)。
Imec 目前正在比利時(shí)魯汶 ASML 園區內建設一個(gè)High NA 實(shí)驗室和試驗線(xiàn)。該項目將于 2024 年上半年開(kāi)放，合作研究、測試和開(kāi)發(fā)高數值孔徑 EUV 光刻工具和工藝。
“高數值孔徑 EUV 更像是一種進(jìn)化，而不是一場(chǎng)革命，”Sheer 說(shuō)?！拔覀儽仨殙嚎s時(shí)間尺度，在大約兩年內生產(chǎn)這些新技術(shù)?！?Sheer 預計高數值孔徑的理想插入點(diǎn)將是 14 埃（1.4 nm）節點(diǎn)。
高數值孔徑 EUV 的另一個(gè)挑戰涉及計量學(xué)，特別是在非常薄的材料成像方面。Sheer 提到了在 CD SEM 中測量微弱信號返回的困難。優(yōu)化著(zhù)陸能量、不同材料以及用于去噪、對比度提取或自動(dòng)缺陷分類(lèi)的機器學(xué)習算法被認為是潛在的解決方案。
Sheer 認為掩模創(chuàng )新是高數值孔徑 EUV 演進(jìn)過(guò)程的另一個(gè)關(guān)鍵領(lǐng)域。
“就掩模和成像而言，最重要的關(guān)鍵事情之一是我們探索低 n 掩模以提高整體對比度，”Sheer 說(shuō)?！爱斈汩_(kāi)始達到 24 納米間距或更低時(shí)，除非你實(shí)際實(shí)施了低 n 掩模，否則你會(huì )開(kāi)始失去對比度。所以我們認為這是一項需要開(kāi)發(fā)的重要技術(shù)?！?/span>
用于曲線(xiàn)設計的曲線(xiàn)掩模
三十年來(lái)，半導體掩模技術(shù)基本保持不變，掩模的制作是在可變成形機上進(jìn)行的，這些機器將可變元件限制在 45 度角。隨著(zhù)功能縮小并變得更加復雜，電子束和多束掩模寫(xiě)入器提供了設計的靈活性?，F在，幾乎 100% 的掩模都是使用多光束技術(shù)制作的，為高數值孔徑系統上更復雜、更高效的設計帶來(lái)了新的機會(huì )。
在 DAC 的一次小組演講中， D2S首席執行官 Aki Fujimura討論了現在可能出現的曲線(xiàn)制造，并因其在提高產(chǎn)量、減小芯片尺寸、降低功耗以及提高性能和可靠性方面的潛力而引起人們的興趣。
“現在可以在相同的時(shí)間內以相同的精度投影任何形狀，”藤村說(shuō)?！把谀５膲勖辉偈悄阆胍尸F什么樣的形狀的函數，因此，無(wú)論你要投射什么形狀，掩模的成本都是恒定的?！?/span>
高數值孔徑 EUV 的一個(gè)關(guān)鍵目標是降低復雜性并減少晶圓制造的總體周轉時(shí)間和成本，而曲線(xiàn)掩模有望在這些領(lǐng)域取得重大改進(jìn)。
Perceive 首席執行官 Steve Teig 演示了曲線(xiàn)設計如何將芯片設計中的過(guò)孔數量減少多達 50%，減少布線(xiàn) 30%，并將制造成本降低多達 30%（見(jiàn)圖 4）?！皽p少通孔數量可以減少電線(xiàn)長(cháng)度，其程度比您想象的要大得多，”他說(shuō)?！翱梢詷O大地減少通孔數量，使芯片變得更小、更快、更便宜、層數更少。這就是曲線(xiàn)路由的承諾?！?/span>
圖 4：Perceive 的 Teig 在 DAC 2023 的 Curvy Design Panel 上解釋了為什么通孔不是你的朋友曲線(xiàn)設計還解決了較低節點(diǎn)處的許多隨機問(wèn)題。Teig 將當前的光刻工藝比作向目標射弓和箭，瞄準的是外側邊緣而不是靶心?！叭绻愦蛴∫桓隳c形狀的金屬絲而不是方形的金屬絲，你可以瞄準中心，并且隨機性和線(xiàn)邊緣粗糙度問(wèn)題變得不那么成問(wèn)題，”他說(shuō)。
變化帶來(lái)了另一個(gè)挑戰?！霸诰A上實(shí)際生產(chǎn) 90 度角是不可能的，”Fujimura補充道?！拔覀冎肋@一點(diǎn)，但這就是我們的設計，所以我們嘗試盡可能接近。制造業(yè)中最重要的事情是變化——不僅要在平均值上得到正確的結果，而且要使平均值的標準偏差盡可能小?！?/span>
PDF Solutions總裁兼首席執行官 John Kibarian強調，曲線(xiàn)設計有望帶來(lái)創(chuàng )新的未來(lái)，特別是在從系統設計到原子重排的集成領(lǐng)域。其獨特的優(yōu)點(diǎn)，例如降低軌道高度，同時(shí)保持孔隙率和穩定性，對于未來(lái)的擴展至關(guān)重要。
然而，向曲線(xiàn)制造的轉變并非沒(méi)有挑戰。這種創(chuàng )新設計方法的廣泛采用需要對電子設計自動(dòng)化 (EDA) 軟件、組織動(dòng)態(tài)以及測試和測量協(xié)議進(jìn)行重大改變。然而，曲線(xiàn)設計為半導體制造帶來(lái)的提高產(chǎn)量、縮小芯片尺寸、降低功耗以及增強性能和可靠性的承諾遠遠超過(guò)了這些障礙。
“未來(lái)將更多地關(guān)注集成商的創(chuàng )新，”Kibarian說(shuō)?！叭绻憧纯次覀兊男袠I(yè)所說(shuō)的下一個(gè)十年將要發(fā)生的事情，那就是從系統設計到光刻、計量、再到能夠改進(jìn)工藝的新材料的整個(gè)堆棧的集成。任何能讓你在保持穩定性的同時(shí)減小尺寸、降低功耗和降低成本的東西都會(huì )在這個(gè)過(guò)程中發(fā)揮作用，這是曲線(xiàn)設計的最大潛在好處之一?！?/span>
結論
光刻技術(shù)的發(fā)展是半導體微縮化的基石，使電路圖案不斷小型化，并相應提高電路密度和性能。隨著(zhù)更節能的 EUV 工具的引入、高數值孔徑工具的發(fā)展以及用于提高分辨率和控制尺寸的整體集成創(chuàng )新方法，光刻的未來(lái)看起來(lái)充滿(mǎn)希望。
雖然當今的行業(yè)在將新材料集成到生態(tài)系統方面取得了一些成功，但高數值孔徑器件提供的場(chǎng)尺寸減小給光刻膠、計量、掩模制造和工藝控制帶來(lái)了新的挑戰。如果說(shuō)過(guò)去 40 年已經(jīng)證明了什么的話(huà)，那就是該行業(yè)總能找到前進(jìn)的道路。
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