揭秘Chiplet技術(shù)，摩爾定律拯救者，兩大陣營(yíng)、六個(gè)核心玩家【附下載】| 芯東西內參
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01.Chiplet芯片異構在制造層面效率優(yōu)化實(shí)際上，Chiplet 最初的概念原型出自 Gordon Moore 1965 年的論文《Cramming more components onto integrated circuits》；Gordon Moore 在本文中不僅提出了著(zhù)名的摩爾定律，同時(shí)也指出“用較小的功能構建大型系統更為經(jīng)濟，這些功能是單獨封裝和相互連接的”。2015 年，Marvell 周秀文博士在 ISSCC 會(huì )議上提出 MoChi（Modular Chip，模塊化芯片）概念，為 Chiplet 的出現埋下伏筆。我們認為，現代信息技術(shù)產(chǎn)業(yè)的發(fā)展不是探索未知的過(guò)程，而是需求驅動(dòng)技術(shù)升級，Chiplet 技術(shù)的出現是產(chǎn)業(yè)鏈在生產(chǎn)效率優(yōu)化需求下的必然選擇。計算機能夠根據一系列指令指示并且自動(dòng)執行任意算術(shù)或邏輯操作串行的設備。日常生活中，我們所使用的任何電子系統都可以看作一個(gè)計算機，如：電腦、手機、平板乃至微波爐、遙控器等都包含了計算機系統作為核心控制設備。Chiplet 出現離不開(kāi)兩個(gè)大的趨勢：1）計算機系統的異構、集成程度越來(lái)越高為了便于理解產(chǎn)業(yè)界為何一定要選擇 Chiplet，本報告從計算機體系結構的角度出發(fā)，本報告將首先理清計算機體系結構的一個(gè)重要發(fā)展思路——異構計算。如同現代經(jīng)濟系統一樣，現代經(jīng)濟系統為了追求更高的產(chǎn)出效率，產(chǎn)生了極為龐大且復雜的產(chǎn)業(yè)分工體系，計算機系統的再分工就是異構計算。GPU、DPU 的出現就是為了彌補 CPU 在圖形計算、數據處理等方面的不足，讓 CPU 能夠專(zhuān)注于邏輯的判斷與執行，這就是計算機系統（System）。精細化的分工也使得整個(gè)體系變得龐大，小型計算設備中只能將不同的芯片集成到一顆芯片上，組成了 SoC（System on Chip）。
▲SoC 的概念（System on Chip）伴隨著(zhù)計算機在人類(lèi)現代生活中承擔越來(lái)越多的處理工作，計算機體系結構的異構趨勢會(huì )愈發(fā)明顯，需要的芯片面積也會(huì )越來(lái)越大，同時(shí)也需要如電源管理 IC 等芯片與邏輯芯片異質(zhì)集成，而 SoC 作為一顆單獨的芯片，其面積和加工方式卻是受限的，所以 SoC并不是異構的終極解決方案。2）芯片間的數據通路帶寬、延遲問(wèn)題得到了產(chǎn)業(yè)界的解決芯片的工作是執行指令，處理數據，芯片間的互聯(lián)需要巨大的帶寬和超低的延時(shí)。既然單顆芯片的面積不能無(wú)限增加，將一顆芯片拆解為多顆芯片，分開(kāi)制造再封裝到一起是一個(gè)很自然的想法。芯片間的互聯(lián)需要構建強大的數據通路，即超高的頻率、超大的帶寬、超低的延時(shí)，以臺積電 CoWoS 技術(shù)為代表的先進(jìn)封裝技術(shù)也使之得到了解決。
▲基于先進(jìn)封裝的 HBM2 為芯片提供 307GB/s 的高速帶寬2022 年 3 月，蘋(píng)果公司發(fā)布了 M1 Ultra 芯片，其采用了 UltraFusion 封裝架構，通過(guò)兩枚 M1 Max 晶粒的內部互連。架構上，M1 Ultra 采用了 20 核中央處理器，由 16 個(gè)高性能核心和 4 個(gè)高能效核心組成。與市面上功耗范圍相近的 16 核 CPU 芯片相比，M1Ultra 的性能高出 90%。兩顆 M1 Max 的高速互聯(lián)是蘋(píng)果芯片實(shí)現領(lǐng)先的關(guān)鍵，蘋(píng)果的 UltraFusion 架構利用硅中介層來(lái)連接多枚芯片，可同時(shí)傳輸超過(guò) 10,000 個(gè)信號，從 而實(shí)現高達 2.5TB/s 低延遲處理器互聯(lián)帶寬。
▲歷代 M1 芯片內部結構圖，M1 Ultra 為兩枚 M1 Max 拼接而成AMD 為緩解“存儲墻”問(wèn)題，在其 Zen 3 架構的銳龍 7 5800X3D 臺式處理器率先采用3D 堆疊 L3 高速緩存，使 CPU 可訪(fǎng)問(wèn)高達 96MB L3 級高速緩存，大幅提升芯片運算效率。
▲AMD Zen 3 Chiplet3）異構集成+高速互聯(lián)塑造了 Chiplet 這一芯片屆的里程碑綜上，Chiplet 本身并非技術(shù)突破，而是多項技術(shù)迭代進(jìn)步所共同塑造的里程碑，芯片龍頭企業(yè)仍擁有話(huà)語(yǔ)權；因此，Chiplet 技術(shù)短期內并不會(huì )給行業(yè)帶來(lái)太多直接的影響和變化，但長(cháng)期來(lái)看必將改變全球集成電路行業(yè)生態(tài)。同時(shí)，由于 Chiplet 在設計、制造、 封裝等多個(gè)環(huán)節具備成熟的技術(shù)支撐，其推進(jìn)也將十分迅速。
▲Chiplet 是 PCB 的集成縮小，SoC 的解構放大技術(shù)服務(wù)于需求，Chiplet 的出現，緩解了算力對晶體管數量的依賴(lài)與晶圓制造端瓶頸的矛盾。如前文所言，導致 Chiplet 技術(shù)出現的需求決定了它對行業(yè)產(chǎn)生的影響大小。隨著(zhù)現代數據處理任務(wù)對算力需求的不斷提高，本質(zhì)上，算力提升的核心是晶體管數量的增加。作為英特爾的創(chuàng )始人之一，Gordon Moore 在最初的模型中就指明，無(wú)論是從技術(shù)的角度還是成本的角度來(lái)看，單一芯片上的晶體管數量不能無(wú)限增加；因此，業(yè)內在致力于提升晶體管密度的同時(shí)，也在嘗試其他軟硬件方式來(lái)提高芯片運行效率，如：異構計算、分布式運算等等。
▲晶體管器件生產(chǎn)單價(jià)與但芯片晶體管數量的關(guān)系Chiplet 是異構計算的延申，主要解決了芯片制造層面的效率問(wèn)題。隨著(zhù)制程縮進(jìn)，芯片制造方面出現了兩個(gè)大的瓶頸：1）28nm 以后，高制程芯片的晶體管性?xún)r(jià)比不再提升；2）芯片設計費用大幅增長(cháng)，先進(jìn)制程芯片設計的沉沒(méi)成本高到不可接受。
▲各制程每百萬(wàn)顆芯片制造成本，28nm 節點(diǎn)以后不再降低
▲先進(jìn)制程芯片設計成本快速上升（百萬(wàn)美元）關(guān)于 Chiplet 如何提高設計、生產(chǎn)環(huán)節的效率，以及對 EDA、IC 設計等行業(yè)的影響：（1）基于小芯片的面積優(yōu)勢，Chiplet 可以大幅提高大型芯片的良率、提升晶圓面積利用效率，降低成本；（2）基于芯片組成的靈活性，將 SoC 進(jìn)行 Chiplet 化之后，不同的核心/芯?？梢赃x擇合適的工藝制程分開(kāi)制造，然后再通過(guò)先進(jìn)封裝技術(shù)進(jìn)行封裝，不需要全部都采用先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本；（3）基于小芯片 IP 的復用性和已驗證特性，將大規模的 SoC 按照不同的功能模塊分解為模塊化的芯粒，減少重復的設計和驗證環(huán)節，可以降低設計的復雜度和設計成本，提高產(chǎn)品迭代速度。
▲與 32 核心 SoC 相比，Chiplet 可大幅降低芯片制造成本盡管在總的制造成本上有所優(yōu)化，但由于先進(jìn)封裝在 Chiplet 制造過(guò)程中扮演了更加重要的角色，因此封測企業(yè)或將在Chiplet 趨勢下深度受益。Chiplet 封裝領(lǐng)域，目前呈現出百花齊放的局面。Chiplet 的核心是實(shí)現芯片間的高速互聯(lián)，同時(shí)兼顧多芯片互聯(lián)后的重新布線(xiàn)。因此，UCIe 聯(lián)盟在具體的封裝方式上未對成員做出嚴格限制，根據 UCIe 聯(lián)盟發(fā)布的 Chiplet 白皮書(shū)，UCIe 聯(lián)盟支持了市面上主流的四種封裝方式，分別為：1） 標準封裝：將芯片間的金屬連線(xiàn)埋入封裝基板中。2） 利用硅橋連接芯片，并將硅橋嵌入封裝基板中，如：英特爾 EMIB 方案。3） 使用硅中介層（Si Interposer）連接芯片并進(jìn)行重新布線(xiàn)，再將硅中介層封裝到基板上，如：臺積電 CoWoS 方案。4） 使用扇出型中介層進(jìn)行重布線(xiàn)，僅在芯片連接處使用硅橋連接，如：日月光 FOCoS-B 方案。
▲UCIe 聯(lián)盟所推薦的 4 種 Chiplet 封裝方式目前而言，臺積電憑借其在晶圓代工領(lǐng)域的優(yōu)勢，其 CoWoS 技術(shù)平臺已服務(wù)多家客戶(hù)，也迭代了多個(gè)批次，初具雛形：臺積電 CoWoS 平臺的核心在于硅中介層，其生產(chǎn)主要通過(guò)在硅片上刻蝕 TSV 通孔實(shí)現，技術(shù)難點(diǎn)主要實(shí)現高深寬比的通孔和高密度引腳的對齊。Die 與 Interposer 生產(chǎn)好之后，交由封裝廠(chǎng)進(jìn)行封裝。Chiplet 在封裝層面的技術(shù)核心是作為芯片間的互聯(lián)，其能夠實(shí)現的芯片間數據傳輸速度、延遲是技術(shù)競爭力的關(guān)鍵，同時(shí)方案的穩定性、普適性也將深刻影響其長(cháng)期的發(fā)展空間。02.全球格局兩大陣營(yíng)，群雄逐鹿
實(shí)現 Chiplet 所依靠的先進(jìn)封裝技術(shù)在產(chǎn)業(yè)鏈內仍然未實(shí)現統一，主要分為晶圓廠(chǎng)陣營(yíng)和封裝廠(chǎng)陣營(yíng)：晶圓廠(chǎng)陣營(yíng)以硅片加工實(shí)現互聯(lián)為主，可提供更高速的連接和更好的拓展性；封裝廠(chǎng)陣營(yíng)則努力減少硅片加工需求，提出更有廉價(jià)、更有性?xún)r(jià)比的方案。臺積電：整合 3DFabric 平臺，實(shí)現豐富拓撲結構組合。在 2.5D 和 3D 先進(jìn)封裝技術(shù)方面，臺積電已將 2.5D 和 3D 先進(jìn)封裝相關(guān)技術(shù)整合為“3DFabric”平臺，由客戶(hù)自由選配，前段技術(shù)包含 3D 的整合芯片系統（SoIC InFO-3D），后段組裝測試相關(guān)技術(shù)包含 2D/2.5D 的整合型扇出（InFO）以及 2.5D 的 CoWoS系列家族。
▲臺積電 3DFabric 平臺2.5D 方面，臺積電提供包含 CoWoS 及 InFO 兩種大方案。其中，CoWoS 包含 CoWoS- S、CoWoS-R 及 CoWoS-L 三種封裝方式。CoWoS-S 采用硅中介層，利用硅片作為中介層連接小芯片。與其他方案相比，大面積硅片作為中介層的方案可提供更高密度的芯片互聯(lián)，但價(jià)格上也更貴。
▲臺積電 CoWoS-S 架構CoWoS-R 使用有機轉接板以降低成本，其封裝方案與部分封測廠(chǎng)提供的方式一致，有機轉接板可實(shí)現的互聯(lián)密度更低。CoWoS-L 使用插入有機轉接板中的小硅“橋”，僅在芯片互聯(lián)部分使用硅片，用于相鄰芯片邊緣之間的高密度互連。這種實(shí)現互聯(lián)方式在成本和性能上處于 CoWoS-R 和 CoWoS-S 之間。InFO 方面，臺積電在臨時(shí)載體上精確（面朝下）放置后，芯片被封裝在環(huán)氧樹(shù)脂“晶圓”中，再分布互連層被添加到重建的晶圓表面，將封裝凸塊直接連接到再分配層，主要包括 InFO_PoP（主要用于移動(dòng)平臺）、InFO_oS（主要用于 HPC 客戶(hù)）及 InFO_B（InFO_PoP 的替代方案）三種拓撲。
▲臺積電 InFO_PoP 及 InFO_B（bottom only）架構
▲臺積電 InFO_OS 架構臺積電更先進(jìn)的垂直芯片堆疊 3D 拓撲封裝系列被稱(chēng)為“系統級集成芯片”（SoIC），利用芯片之間的直接銅鍵合，具有更小間距。
▲臺積電 3D 芯片堆疊 SoIC三星：3D IC 封裝方案強化 Chiplet 代工產(chǎn)業(yè)布局。三星由 1990 年起開(kāi)啟封裝技術(shù)研發(fā)，目前通過(guò) SiP 實(shí)現高端封裝技術(shù)演進(jìn)，主要技術(shù)趨勢匯總如下圖。
▲三星電子封裝布局歷史沿革2020 年 8 月，三星公布了 X Cube 3D 封裝技術(shù)（全稱(chēng)為 extended cube，意為拓展立方體）。在芯片互連方面，使用了成熟的硅通孔 TSV 工藝。目前 X Cube 已經(jīng)能把 SRAM芯片堆疊在三星生產(chǎn)的 7nm EUV 工藝的邏輯芯片上，這樣可以更易于擴展 SRAM 的容量，同時(shí)也縮短了信號連接距離，以提升數據傳輸的速度和提高能效。此后發(fā)布 I-Cube 將一個(gè)或多個(gè)邏輯 die 和多個(gè) HBM die 水平放置在硅中介層，進(jìn)行異構集成。
▲三星電子 3D IC 解決方案日月光：FOCoS 方案力爭減硅，降低成本。日月光的 FOCoS 提供了一種用于實(shí)現小芯片集成的硅橋技術(shù)，稱(chēng)為 FOCoS-B（橋），它利用帶有路由層的微小硅片作為小芯片之間的封裝內互連，例如圖形計算芯片 (GPU)和高帶寬內存 (HBM)。硅橋嵌入在扇出 RDL 層中，是一種可以不使用硅中介層的 2.5D封裝方案。FOCoS 的硅橋在封裝中提供超細間距互連，可以解決系統中的內存帶寬瓶頸挑戰。與使用硅中介層的 2.5D 封裝相比，FOCoS-B 的優(yōu)勢在于只需要將兩個(gè)小芯片連接在一起的區域使用硅片，可大幅降低成本。
▲日月光 FOCoS 解決方案Amkor：深度布局 TSV-less 工藝。Amkor 方面，公司 2015 年推出 SLIM 及 SWIFT 解決方案；且持續進(jìn)行技術(shù)布局，具備 2.5D/3D TSV 封裝能力。
▲Amkor SLIM/SWIFT 解決方案TSV-less 工藝可被用于建立先進(jìn) 3D 結構。SLIM 及 SWIFT 方案均采用 TSV-less 工藝，簡(jiǎn)化了 2.5D TSV 硅中介層運用時(shí) PECVD 及 CMP 工序。以 SWIFT（Silicon Wafer Integrated Fan-Out Technology）方案為例，方案采用 RDL first 技術(shù)，RDL 線(xiàn)寬線(xiàn)距能力≤2um，μbump pitch 40um，SWIFT 封裝可實(shí)現多芯片集成的 3D POP 封裝以及無(wú)需 TSV（TSV-Less）具有成本優(yōu)勢的 HDFO 高密度扇出型封裝，適用于高性能 CPU/GPU，FPGA，Mobile AP 以及 Mobile BB 等。3D SWIFT 的獨特特性要部分歸功于與此項創(chuàng )新晶圓級封裝技術(shù)相關(guān)的小間距功能。它使應用積極主動(dòng)的設計規則成為現實(shí)，有別于傳統的 WLFO 和基于層壓板的封裝，且能夠被用于建立先進(jìn)的 3D 結構，以應對新興移動(dòng)和網(wǎng)絡(luò )應用中日益高漲的 IC 集成需求。長(cháng)電科技：國內封裝龍頭，TSV-less 路線(xiàn)引領(lǐng)。長(cháng)電科技聚焦關(guān)鍵應用領(lǐng)域，在 5G 通信類(lèi)、高性能計算、消費類(lèi)、汽車(chē)和工業(yè)等重要領(lǐng)域擁有行業(yè)領(lǐng)先的半導體先進(jìn)封裝技術(shù)（如 SiP、WL-CSP、FC、eWLB、PiP、PoP及 XDFOI 系列等）以及混合信號/射頻集成電路測試和資源優(yōu)勢，并實(shí)現規模量產(chǎn)，能夠為市場(chǎng)和客戶(hù)提供量身定制的技術(shù)解決方案。
▲長(cháng)電科技歷史沿革XDFOI 方案預計于 2022H2 實(shí)現量產(chǎn)，相比 2.5D TSV，XDFOI 具備更高性能、更高可靠性以及更低成本等特性。XDFOI 為一種以 2.5D TSV-less 為基本技術(shù)平臺的封裝技術(shù)，在設計上，該技術(shù)可實(shí)現 3-4 層高密度的走線(xiàn)，其線(xiàn)寬/線(xiàn)距最小可達 2μm，可實(shí)現多層布線(xiàn)層。另外，采用了極窄節距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內存和無(wú)源器件。長(cháng)電科技已完成超高密度布線(xiàn)并開(kāi)始客戶(hù)樣品流程，預計 2022H2量產(chǎn)，重點(diǎn)應用領(lǐng)域為高性能運算如 FPGA、CPU/GPU、AI、5G、自動(dòng)駕駛、智能醫療等。長(cháng)電科技的無(wú)硅通孔扇出型晶圓級高密度封裝技術(shù)，可在硅中介層（Si Interposer）中使用堆疊通孔技術(shù)（Stacked VIA）替代 TSV 技術(shù)。該技術(shù)可以實(shí)現多層 RDL 再布線(xiàn)層，2×2um 的線(xiàn)寬間距，40um 極窄凸塊互聯(lián)，以及多層芯片疊加。此外，XDFOI 技術(shù)所運用的極窄節距凸塊互聯(lián)技術(shù)，還能夠實(shí)現 44mm×44mm 的封裝尺寸，并支持在其內部集成多顆芯片、高帶寬內存和無(wú)源器件。這些優(yōu)勢可為芯片異構集成提供高性?xún)r(jià)比、高集成度、高密度互聯(lián)和高可靠性的解決方案。
▲長(cháng)電科技 XDFOI 2.5D 技術(shù)特征先進(jìn)封測技術(shù)涵蓋 4nm 制程，突破國內頂尖封裝工藝節點(diǎn)。長(cháng)電科技 2022 年 7 月公告在進(jìn)封測技術(shù)領(lǐng)域取得新的突破，實(shí)現 4nm 工藝制程手機芯片的封裝，以及 CPU、GPU 和射頻芯片的集成封裝。4nm 芯片作為先進(jìn)硅節點(diǎn)技術(shù)，也是導入 Chiplet 封裝的一部分，作為集成電路領(lǐng)域的頂尖科技產(chǎn)品之一，可被應用于智能手機、5G 通信、人工智能、自動(dòng)駕駛，以及包括 GPU、CPU、FPGA、ASIC 等產(chǎn)品在內的高性能計算領(lǐng)域。通富微電：綁定 AMD，晶圓級封裝助力 Chiplet。全球封測行業(yè)龍頭，先進(jìn)封裝耕耘優(yōu)質(zhì)客戶(hù)。通富微電成立于 1997 年，并于 2007 年深交所上市，主要從事集成電路封裝測試一體化業(yè)務(wù)。2021 年全球 OSAT 中通富微電位列第五，先進(jìn)封裝方面位列第七。目前，公司技術(shù)布局進(jìn)展順利，已開(kāi)始大規模生產(chǎn)Chiplet 產(chǎn)品，工藝節點(diǎn)方面 7nm 產(chǎn)品實(shí)現量產(chǎn)，5nm 產(chǎn)品完成研發(fā)。受益于公司在封測技術(shù)方面的持續耕耘，目前公司與 AMD、NXP、TI、英飛凌、ST、聯(lián)發(fā)科、展銳、韋爾股份、兆易創(chuàng )新、長(cháng)鑫存儲、長(cháng)江存儲、集創(chuàng )北方及其他國內外各細分領(lǐng)域頭部客戶(hù)建立了良好的合作關(guān)系，2021 年，國內客戶(hù)業(yè)務(wù)規模增長(cháng)超 100%。不斷保穩業(yè)務(wù)壓艙石。
▲通富微電歷史沿革公司目前已建成國內頂級 2.5D/3D 封裝平臺（VISionS）及超大尺寸 FCBGA 研發(fā)平臺，完成高層數再布線(xiàn)技術(shù)開(kāi)發(fā)。
▲通富微電目前封裝技術(shù)進(jìn)展針對 Chiplet，通富微電提供晶圓級及基板級封裝兩種解決方案，其中晶圓級 TSV 技術(shù)是 Chiplet 技術(shù)路徑的一個(gè)重要部分。WLP 晶圓級封裝大部分工藝是對晶圓進(jìn)行整體封裝，封裝完成后再進(jìn)行切割分片。晶圓級封裝是通過(guò)芯片間共享基板的形式，將多個(gè)裸片封裝在一起，主要用于高性能大芯片的封裝，利用次微米級硅中介層以 TSV 技術(shù)將多個(gè)芯片整合于單一封裝中，能夠顯著(zhù)降低材料成本，利用無(wú)載片技術(shù)，在芯片到晶圓鍵合與縫隙填充之后，整個(gè)晶圓由于背側硅穿孔露出而進(jìn)行覆蓋成型與翻轉，并直接由環(huán)氧模型樹(shù)脂維持。芯東西認為，后摩爾時(shí)代，Chiplet由于其高性能、低功耗、高面積使用率以及低成本受到廣泛關(guān)注，在延續摩爾定律的“經(jīng)濟效益”方面被寄予厚望。后摩爾時(shí)代，Chiplet芯片設計環(huán)節能夠降低大規模芯片設計的門(mén)檻，給中國集成電路產(chǎn)業(yè)帶來(lái)了巨****展機遇。*博客內容為網(wǎng)友個(gè)人發(fā)布，僅代表博主個(gè)人觀(guān)點(diǎn)，如有侵權請聯(lián)系工作人員刪除。
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