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用最新工具解決FPGA設計中的時(shí)序問(wèn)題
- 時(shí)序問(wèn)題的惱人之處在于沒(méi)有哪種方法能夠解決所有類(lèi)型的問(wèn)題。由于客戶(hù)對于和現場(chǎng)應用工程師共享源代碼通常非常敏感，因此我們通常都是通過(guò)將工具的潛力發(fā)揮到極致來(lái)幫助客戶(hù)解決其時(shí)序問(wèn)題。當然好消息就是通過(guò)這種方法以及優(yōu)化RTL代碼，可以解決大多數時(shí)序問(wèn)題。
- 關(guān)鍵字： 時(shí)序問(wèn)題 FPGA
采用FPGA部分動(dòng)態(tài)可重構方法的信號解調系統設計
- 針對調制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構的新方法，通過(guò)對不同調制樣式信號的解調模塊的動(dòng)態(tài)加載，來(lái)實(shí)現了不同環(huán)境下針對不同調制樣式的解調這種方式比傳統的設計方式具有更高的靈活性、可擴展性，并減低了成本和功耗該設計方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構的概念和特點(diǎn)，可以對其它通信信號處理系統設計提供一定的參考。
- 關(guān)鍵字： 可重構技術(shù) 解調模塊 FPGA
基于FPGA實(shí)現CPCI數據通信
- 本文設計的系統采用PLX公司生產(chǎn)的CPCI協(xié)議轉換芯片PCI9054，通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應的控制信號，完成對數據的快速讀寫(xiě)，從而實(shí)現了與CPCI總線(xiàn)的高速數據通信。
- 關(guān)鍵字： CPCI協(xié)議轉換 Verilog FPGA
基于FPGA的Canny算法的硬件加速設計
- 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時(shí)間較長(cháng)。針對這個(gè)問(wèn)題，提出和實(shí)現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線(xiàn)技術(shù)來(lái)對系統的結構改進(jìn)和優(yōu)化。最后通過(guò)對有加速器和無(wú)加速器的系統分別做圖像處理，并對統計時(shí)間對比分析。結果表明經(jīng)過(guò)加速改進(jìn)的系統相對節約了處理時(shí)間，并能實(shí)時(shí)高效地處理復雜圖像的邊緣。
- 關(guān)鍵字： 流水線(xiàn)技術(shù) 圖像處理 FPGA
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Xilinx FPGA
Xilinx FPGA主要分為兩大類(lèi)，一種側重低成本應用，容量中等，性能可以滿(mǎn)足一般的邏輯設計要求，如Spartan系列；還有一種側重于高性能應用，容量大，性能能滿(mǎn)足各類(lèi)高端應用，如Virtex系列，用戶(hù)可以根據自己實(shí)際應用要求進(jìn)行選擇。 在性能可以滿(mǎn)足的情況下，優(yōu)先選擇低成本器件。
Xilinx FPGA可編程邏輯解決方案縮短了電子設備制造商開(kāi)發(fā)產(chǎn)品的時(shí)間 [ 查看詳細 ]
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