用最新工具解決FPGA設計中的時(shí)序問(wèn)題
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時(shí)序問(wèn)題的惱人之處在于沒(méi)有哪種方法能夠解決所有類(lèi)型的問(wèn)題。由于客戶(hù)對于和現場(chǎng)應用工程師共享源代碼通常非常敏感，因此我們通常都是通過(guò)將工具的潛力發(fā)揮到極致來(lái)幫助客戶(hù)解決其時(shí)序問(wèn)題。當然好消息就是通過(guò)這種方法以及優(yōu)化RTL代碼，可以解決大多數時(shí)序問(wèn)題。
但在深入探討之前，我們首先需要對時(shí)序問(wèn)題進(jìn)行一點(diǎn)基本分析。這里的目標是首先排除明顯的問(wèn)題，如將時(shí)鐘引腳置于器件的上部、在器件下部驅動(dòng)數字時(shí)鐘管理器(DCM)，然后再在器件上部驅動(dòng)全局緩沖(BUFG)。
有時(shí)，此類(lèi)引腳布局會(huì )導致根本沒(méi)有辦法滿(mǎn)足時(shí)序要求。通過(guò)察看時(shí)序報告中的延遲，通?？梢园l(fā)現這些明顯的時(shí)序問(wèn)題。在這些情況下，為了解決這些明顯的問(wèn)題，都需要利用底層規劃工具“floorplanner”將造成問(wèn)題的部分鎖定在適當的位置。底層布局規劃工具還可以幫助以可視的方式來(lái)理解時(shí)序問(wèn)題。
用最新工具進(jìn)行時(shí)序分析
假設問(wèn)題并非這么明顯，那么為了鎖定問(wèn)題所在，需要了解所使用的器件系列以及軟件版本。通常，每種器件系列對應一種最優(yōu)的軟件版本。如Xilinx Virtex-4器件對應的最佳軟件是ISE軟件9.2i版，而對Virtex-5 FPGA則是ISE軟件10.1版。
綜合工具的版本也很重要，因此當采用最新的器件架構時(shí)，下載并使用最新版軟件非常重要。軟件開(kāi)發(fā)幾乎總是滯后于硬件功能，因此我不提倡使用舊版軟件進(jìn)行基于新器件的設計。
然而，有些客戶(hù)由于擔心新的和未知的軟件缺陷而不愿意升級軟件。但是，在使用最新的器件時(shí)，如果希望更好地處理時(shí)序挑戰，強烈建議下載最新版軟件。
擁有了最適用于目標器件系列的軟件，還需要確定最佳的實(shí)現選項?？上?，并沒(méi)有適用于所有情況的超級選項組合。對于設計實(shí)現工具來(lái)說(shuō)，有成千上萬(wàn)種不同的實(shí)現選項組合。根據所使用的實(shí)現選項不同，時(shí)序分數(即所有存在錯誤的時(shí)序路徑與時(shí)序要求的差異總和，以皮秒表示)也會(huì )有很大不同。
賽靈思的幾款工具可幫助確定適用于特定設計的最佳實(shí)現選項。ISE軟件現在包括兩個(gè)工具：Xplorer以及最近發(fā)布的SmartXplorer。SmartXplorer可充分發(fā)揮多處理器優(yōu)點(diǎn)，能夠以不同選項組合運行多個(gè)實(shí)施實(shí)例。
SmartXplorer需要Linux支持，但使用非常容易。其命令行很簡(jiǎn)單：smartxplorer designname.edn -p xc5vlx110t-1ff1136.
只要用戶(hù)約束文件(UCF)和網(wǎng)表約束文件(NCF)文件名相同，SmartXplorer會(huì )自動(dòng)使用正確的選項。唯一需要做的是編輯主機列表文件。
SmartXplorer可以通過(guò)SSH/rsh安全shell登錄到其他機器。只需要在名為smartxplorer.hostlist的文件中將每臺機器一行將機器名字添加進(jìn)去就可以了。如果機器有兩個(gè)處理器，請將機器列出兩次。
PlanAhead軟件也包括了與SmartXplorer類(lèi)似的稱(chēng)為ExploreAhead的功能。ExploreAhead支持同時(shí)在多臺 Linux機器上分布式運行布局布線(xiàn)任務(wù)。所有這些工具的目的都是類(lèi)似的：確定實(shí)現工具的最佳選項組合，以獲得最好的時(shí)序得分。
請注意選項的不同組合對于時(shí)序得分和運行時(shí)間的巨大影響。仔細調整綜合選項也非常重要。例如，在綜合選項中關(guān)閉結構層次(hierarchy)通常會(huì )大大提高性能。綜合過(guò)程中的約束條件好壞在滿(mǎn)足時(shí)序方面的作用也很突出。
用PlanAhead分析時(shí)序
在了解實(shí)現選項對最佳時(shí)序分值的影響之后，現在可以開(kāi)始有效地分析時(shí)序問(wèn)題了。這時(shí)候，PlanAhead是一款非常有價(jià)值的工具，可以視覺(jué)化顯示布局布線(xiàn)后的設計。利用它，還可以導入時(shí)序約束并在已布局窗口交叉探查(cross-probe)時(shí)序失敗的路徑。
當工具本身的決策不好時(shí)，則可以通過(guò)平面布局模塊或通過(guò)手工布局部分組件的方式來(lái)糾正。這一過(guò)程通常需要反復多次，才能夠確定時(shí)序優(yōu)化的最佳設計布局方式。PlanAhead軟件的可視化功能確實(shí)使這一工作的完成更容易了。
利用PlanAhead軟件，首先創(chuàng )建項目(project)，然后將HDL或網(wǎng)表文件導入工具中。一旦創(chuàng )建了一個(gè)項目，就可以選擇 “File→Import Placement”。選擇時(shí)序優(yōu)化效果最佳的布局布線(xiàn)后(ncd)文件，將布局布線(xiàn)信息導入PlanAhead軟件項目。
本文引用地址：http://dyxdggzs.com/article/201706/349418.htm
軟件會(huì )將PlanAhead項目組織到幾個(gè)不同的窗口。左上窗口是物理分層窗口，描述了設計中的當前區域組。選定窗口在下面，包含了當前選定的數據詳細信息。中間窗口是網(wǎng)表窗口，給出了整個(gè)網(wǎng)表的分層結構。最右側窗口是器件觀(guān)察窗(Device view)，里面已經(jīng)充滿(mǎn)了設計實(shí)施完成后的邏輯。
然后，將時(shí)序分析報告(TWR/TWX)導入到PlanAhead工具中。選擇“File→Import TRCE Report”。這一步將時(shí)序報告數據添加到底部窗口。按照時(shí)序余量(timing slack)對這一窗口進(jìn)行排序可以將焦點(diǎn)首先集中于違反時(shí)序要求最多的地方。經(jīng)常的情況是解決了這些時(shí)序偏差最大的地方所存在的問(wèn)題也就解決了整個(gè)設計的時(shí)序問(wèn)題。
一旦選擇了一條時(shí)序失敗的路徑，PlanAhead軟件就會(huì )選定時(shí)序失敗路徑上的實(shí)例和連接。按F9鍵放大顯示選定的部分。
這兒的事情顯得有些復雜。必須進(jìn)行一定的審查和思考才能夠明顯布局布線(xiàn)工具將基本單元(primitive)放在某個(gè)地方，以及為什么對于當前的特定設計來(lái)說(shuō)還有更好的方法。
可以放大顯示任何高亮的基本單元。鼠標點(diǎn)擊一個(gè)基本單元并拖動(dòng)，可以更好地觀(guān)察其連接情況。在網(wǎng)表窗口，還可以移動(dòng)到包含了所選實(shí)例的頂層模塊。鼠標右擊模塊名稱(chēng)并為選定的實(shí)例選擇顏色，這樣就可以顯示出這一模塊在芯片中的布局，以及組內單元是靠近還是散開(kāi)的。
可能發(fā)現有時(shí)需要更好地鎖定特定的基本單元。Block RAM和DSP模塊的自動(dòng)布局是導致時(shí)序失敗的常見(jiàn)原因。很容易發(fā)現布局布線(xiàn)工具將Mult18安排的位置很不好。時(shí)序失敗路徑中的塊RAM輸出連接到 Mult18，后者的輸出又饋送到進(jìn)位鏈。塊RAM在上部、Mult18在下部，而邏輯部分又位于上部。如果布線(xiàn)不需要上上下下、邊邊角角地來(lái)回繞，該路徑應當可以滿(mǎn)足時(shí)序要求。
時(shí)序問(wèn)題不同，在PlanAhead軟件中處理這些時(shí)序問(wèn)題的解決方案也跟著(zhù)變化。在PlanAhead設計工具中解決時(shí)序問(wèn)題需要不斷實(shí)踐。該解決方案體現以下操作步驟中：
1. 選擇高亮顯示失敗的時(shí)序路徑。
2. 右擊路徑上的某個(gè)實(shí)例，選擇“Highlight With →color of choice”。
3. 在左側欄中，將底部第二個(gè)Mult18釋放。右擊“Unplace。這將為時(shí)序失敗的塊RAM騰出空間。
4. 點(diǎn)擊拖動(dòng)底部的Mult18向左上移動(dòng)一個(gè)位置。
5. 點(diǎn)擊拖動(dòng)右邊的塊RAM到底部左側的自由塊RAM位置。
6. 選定失敗的時(shí)序路徑，確認路徑看起來(lái)是優(yōu)化的。
7. 選擇“Tools→Clear PlacementConstraints”。點(diǎn)擊第一個(gè)選項中的“Next”。
8. 選擇“Unplace All But SelectedInstances”。在余下的向導步驟點(diǎn)擊“Next”。
9. 如果希望在“PlanAhead軟件外運行實(shí)施流程，選擇“File →Export Floorplan”。
10. 工具會(huì )輸出一個(gè)新的文件名為“top.ucf”的UCF文件。你可直接使用這一文件，或者將文件中的約束加入到原始UCF中。
11. 另一個(gè)選擇是在PlanAhead軟件內運行實(shí)施工具。
選擇“Tool→Run ISE Place Route with ExploreAhead。
ExploreAhead提供了許多很好的功能，包括：自動(dòng)從器件觀(guān)察窗導入約束到UCF；簡(jiǎn)化了從ExploreAhead中運行的布局和時(shí)序結果的導入。
Pblock和底層規劃
如果發(fā)現布局中有許多時(shí)序失敗路徑，手工布局調整通常無(wú)法解決問(wèn)題。反過(guò)來(lái)，應當創(chuàng )建區域組。創(chuàng )建區域組(Pblock)的方式之一是在網(wǎng)表窗口中右擊模塊名字并選擇“Draw Pblock”。然后在器件觀(guān)察窗中希望放置區域組的地方畫(huà)一個(gè)長(cháng)方形。
工具會(huì )創(chuàng )建一個(gè)Pblock，同時(shí)會(huì )顯示有關(guān)的詳細信息。屬性窗口會(huì )顯示Pblock需要的邏輯資源以及畫(huà)出的長(cháng)方形區域組中可用的資源。
設計的底層規劃是一個(gè)需要深度交互的過(guò)程。你可能會(huì )發(fā)現需要反復多次調整區域組才能夠達到目標。請記住有時(shí)創(chuàng )建的區域組越小越少越好。你并不是總需要將整個(gè)模塊固定為區域組。集中于時(shí)序失敗的基本單元，將它們組合為區域組并單獨為其進(jìn)行底層規劃。
在此過(guò)程中，應當利用Pblock指標(Metrics)來(lái)更好地理解有關(guān)功能，如區域組中可配置的邏輯塊(CLB)的利用情況如何(可以在 PlanAhead軟件左上窗口中點(diǎn)擊Metrics標簽來(lái)查看可用的指標)。這可幫助確定是否某個(gè)特定區域中太擁擠以致妨礙布線(xiàn)。如果確實(shí)比較擁擠，可能需要通過(guò)平面規劃將設計邏輯放得散開(kāi)一些。
一旦利用PlanAhead軟件獲得盡可能好的時(shí)序分數，最后的任務(wù)就是優(yōu)化代碼。PlanAhead設計工具現在支持HDL源文件。根據你導入的源文件不同，你可以從時(shí)序問(wèn)題出發(fā)通過(guò)交叉探查功能回查到網(wǎng)表或HDL。
利用原理圖觀(guān)察窗(Schematic view)，可以察看整個(gè)時(shí)序路徑。只需要從時(shí)序結果中選擇時(shí)序路徑并按F4。仔細觀(guān)察從其他模塊扇入扇出的邏輯。由于外部接口要求，工具可能經(jīng)常需要將模塊在芯片上散開(kāi)部署。如果是這樣，可能需要使用流水線(xiàn)。
Block RAM和DSP輸出時(shí)序是引起時(shí)序問(wèn)題的常見(jiàn)原因。通過(guò)在這些模塊的輸出進(jìn)行存儲，通?？梢曰謴鸵患{秒甚至更多的時(shí)間。
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