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Verilog模擬PS2協(xié)議的方法

  • Verilog模擬PS2協(xié)議的方法,PS2協(xié)議讀鍵盤(pán)值相當簡(jiǎn)單嘛，比模擬SPI、I2C簡(jiǎn)單多了...下面介紹一下具體過(guò)程.1.明確接線(xiàn)關(guān)系，只需接4根線(xiàn)，VCC要+5V，3.3我測試過(guò)不能用，時(shí)鐘和數據線(xiàn)要用bidir雙向口線(xiàn)，FPGA可以不用外接上拉電阻。另外，USB鍵盤(pán)
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可以將第三方的IP(來(lái)自VHDL或Verilog)吸納到NI Fl

  • 如果適配器模塊是由NI公司開(kāi)發(fā)的，那么不需要任何VHDL或其他硬件描述語(yǔ)言的經(jīng)驗。所有的FPGA編程均通過(guò)NI LabVIEW FPGA模塊和NI-RIO驅動(dòng)程序軟件以圖形化的方式完成。如果該適配器模塊是由第三方開(kāi)發(fā)的，則或許提供定
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基于FPGA和Verilog的液晶顯示控制器設計

  • 液晶顯示器由于具有低壓、微功耗、顯示信息量大、體積小等特點(diǎn)，在移動(dòng)通信終端、便攜計算機、GPS衛星定位系統等領(lǐng)域有廣泛用途，成為使用量最大的顯示器件。液晶顯示控制器作為液晶驅動(dòng)電路的核心部件通常由集成電路
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CY7C68013與FPGA接口的Verilog HDL實(shí)現

  • 0 引 言USB(通用串行總線(xiàn))是英特爾、微軟、IBM、康柏等公司1994年聯(lián)合制定的一種通用串行總線(xiàn)規范，它解決了與網(wǎng)絡(luò )通信問(wèn)題，而且端口擴展性能好、容易使用。最新的USB2.0支持3種速率：低速1.5 Mbit/s，全速12 Mbit/
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基于XCR3032的大容量FLASH存儲器接口設計

  • 摘要：提出一種使用Xilinx公司生產(chǎn)的低功耗CPLD芯片XCR3032來(lái)實(shí)現微控制器與大容量FLASH存儲器相接口的...
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verilog PS2鍵盤(pán)解碼源程序

  • 之前探討過(guò)PS/2鍵盤(pán)編解碼以及數據傳輸協(xié)議，這次自己動(dòng)手實(shí)現了利用FPGA接收鍵盤(pán)編碼，然后通過(guò)串口傳輸到PC。做的比較簡(jiǎn)單，只是通過(guò)FPGA把大寫(xiě)字母A-Z轉換成相應的ASCII碼，只要字母按鍵被按下，就能在串口調試助
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FPGA入門(mén)知識

  • 目前以硬件描述語(yǔ)言(Verilog 或 VHDL)所完成的電路設計，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現代 IC 設計驗證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現一些基本的邏輯門(mén)電路(比如AND、OR、XOR、NOT)或者更復雜一些的組合功能比如解碼器或數學(xué)方程式。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。
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基于Verilog HDL的I2C總線(xiàn)分析器

  • 提出了采用VerilogHDL設計I2C總線(xiàn)分析器的方法，該I2C總線(xiàn)分析器支持三種不同的工作模式：被動(dòng)、主機和從...
  • 關(guān)鍵字： Verilog  HDL  I2C總線(xiàn)分析器  

Verilog HDL阻塞屬性探究及其應用

  • Verilog HDL中，有兩種過(guò)程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執行完成，計算完畢，立即更新。在執行時(shí)
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基于Verilog硬件描述語(yǔ)言的AES密碼算法實(shí)現

  • 　　0 引言　　密碼模塊是安全保密系統的重要組成部分，其核心任務(wù)就是加/解密數據。目前，分組密碼算法AES以 ...
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基于Verilog HDL濾波器的設計

  • 　現代計算機和通信系統中廣泛采用數字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數字來(lái)表示，然后對這些數字信號進(jìn)行各種快速的數學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)
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基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現

  • 基于Verilog簡(jiǎn)易UART的FPGA/CPLD實(shí)現,目標：在xo640上實(shí)現一個(gè)簡(jiǎn)單的Uart，能夠解析串口數據，并在寄存器中存儲，用FIFO實(shí)現數據的傳遞。那么后期可以通過(guò)開(kāi)發(fā)板上的串口經(jīng)CPLD訪(fǎng)問(wèn)各種數據。比如PC=CPLD=EEPROM等等，極大方便后期的開(kāi)發(fā)和調試。
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博客園正式支持Verilog語(yǔ)法著(zhù)色功能

  • 博客園正式支持Verilog語(yǔ)法著(zhù)色功能,以前在貼Verilog代碼時(shí)，都只能挑C++或者C#的語(yǔ)法著(zhù)色，但兩者的主題詞畢竟不太一樣，透過(guò)dudu的幫助，我將Verilog 2001年的主題詞加上了，現在博客園也能漂亮的顯示Verilog代碼了!!介紹
    以下是個(gè)典型的Verilog代碼
  • 關(guān)鍵字： 著(zhù)色  功能  語(yǔ)法  Verilog  正式  支持  博客  

智能卡控制器IP核的設計與實(shí)現

  • 摘要：本文介紹了一款兼容ISO7816-3協(xié)議的智能卡控制器IP核。該IP核能實(shí)現對智能卡的探測、電源管理、復位和...
  • 關(guān)鍵字： ASIC  ISO7816  智能卡  IP核  Verilog  語(yǔ)言  

ST-BUS總線(xiàn)接口模塊的Verilog HDL設計

  • ST-BUS總線(xiàn)接口模塊的Verilog HDL設計,ST-BUS是廣泛應用于E1通信設備內部的一種模塊間通信總線(xiàn)。結合某專(zhuān)用通信系統E1接口轉換板的設計，本文對ST-BUS總線(xiàn)進(jìn)行了介紹，討論了ST-BUS總線(xiàn)接口收發(fā)模塊的設計方法，給出了Verilog HDL實(shí)現和模塊的時(shí)序仿真圖。
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