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verilog-xl
verilog-xl 文章 進(jìn)入verilog-xl技術(shù)社區
基于Verilog HDL的SVPWM算法的設計與仿真
- 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點(diǎn)，廣泛應用于三相電力系統中?；谟布腇PGA/CPLD芯片能滿(mǎn)足該算法對處理速度、實(shí)時(shí)性、可靠性較高的要求，本文利用Verilog HDL實(shí)現空間矢量脈寬調制算
- 關(guān)鍵字： 同步電動(dòng)機 電壓型逆變器 Verilog HDL
一種高效網(wǎng)絡(luò )接口的設計
- 為了得到比傳統片上網(wǎng)絡(luò )的網(wǎng)絡(luò )資源接口(NI)更高的數據傳輸效率和更加穩定的數據傳輸效果，提出了一種新的高效網(wǎng)絡(luò )接口的設計方法，并采用Verilog HDL語(yǔ)言對相關(guān)模塊進(jìn)行編程，實(shí)現了高效傳輸功能，同時(shí)又滿(mǎn)足核內路由的設計要求。最終通過(guò)仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿(mǎn)足設計要求的仿真結果。
- 關(guān)鍵字： 片上網(wǎng)絡(luò ) 網(wǎng)絡(luò )資源接口 核內路由 Verilog HDL
基于Xilinx V5的DDR2數據解析功能實(shí)現
- 基于Xilinx V5的DDR2數據解析功能實(shí)現,摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語(yǔ)言，來(lái)實(shí)現DDR2對數據文件解析的目的：分析了CPCI總線(xiàn)與FPGA之間的通信特點(diǎn);然后根據收到的數據文件要求，介紹了DDR2的使用方法;最后介紹了對
- 關(guān)鍵字： Xilinx Verilog DDR2 數據解析 信號波形
混合同余法產(chǎn)生隨機噪聲的FPGA實(shí)現
- 混合同余法產(chǎn)生隨機噪聲的FPGA實(shí)現,摘要：隨著(zhù)電子對抗技術(shù)的快速發(fā)展，在有源式干擾機中需要用到數字高斯白噪聲。通過(guò)對混合同余法產(chǎn)生隨機序列的原理研究，本文提出了一種利用FPGA產(chǎn)生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
- 關(guān)鍵字： 高斯白噪聲 混合同余法 FPGA Verilog HDL
【E課堂】verilog之可綜合與不可綜合
- 可綜合的意思是說(shuō)所編寫(xiě)的代碼可以對應成具體的電路，不可綜合就是所寫(xiě)代碼沒(méi)有對應的電路結構，例如行為級語(yǔ)法就是一種不可綜合的代碼，通常用于寫(xiě)仿真測試文件?！ 〗⒖删C合模型時(shí)，需注意以下幾點(diǎn)： 不使用initial 不使用#10之類(lèi)的延時(shí)語(yǔ)句 不使用循環(huán)次數不確定的循環(huán)語(yǔ)句，如forever，while等 不使用用戶(hù)自定義原語(yǔ)(UDP元件) 盡量使用同步方式設計電路 用always塊來(lái)描述組合邏輯時(shí)，應列出所有輸入信號作為敏感信號列表，即always@(*) 所有的內部寄存器都應該能夠被復
- 關(guān)鍵字： verilog FPGA
數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功
- 這次我們講一講如何入門(mén)學(xué)習硬件描述語(yǔ)言和數字邏輯電路;學(xué)習數字邏輯電路，我推薦的一本書(shū)就是--《數字設計-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數字設計》;而對于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
- 關(guān)鍵字： VHDL Verilog
數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功
- 這次我們講一講如何入門(mén)學(xué)習硬件描述語(yǔ)言和數字邏輯電路;學(xué)習數字邏輯電路，我推薦的一本書(shū)就是--《數字設計-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數字設計》;而對于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
- 關(guān)鍵字： Verilog RTL
新一代IC設計聚焦改善混合信號驗證技術(shù)
- IC設計業(yè)界目前正研究如何統合Verilog-AMS與IEEE 1800標準的SystemVerilog，或導入模擬混合信號(AMS)成為新的SystemVerilog-AMS標準。 目前四大驗證語(yǔ)言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數年研究才能供業(yè)界使用。 根據智財標準設立組織Accellera官網(wǎng)，許多研究正如火如荼進(jìn)行，聚焦新功能與產(chǎn)
- 關(guān)鍵字： IC設計 Verilog
不同的verilog代碼風(fēng)格看RTL視圖之二
- 這次要說(shuō)明的一個(gè)問(wèn)題是我在做一個(gè)480*320液晶驅動(dòng)的過(guò)程中遇到的，先看一個(gè)簡(jiǎn)單的對比，然后再討論不遲。 這個(gè)程序是在我的液晶驅動(dòng)設計中提取出來(lái)的。假設是x_cnt不斷的增加，8bit的x_cnt加一個(gè)周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個(gè)區間內為1，其它時(shí)刻內為0。一般而言會(huì )有如下兩種描述，前者是時(shí)序邏輯，后者是組合邏輯。當然除了下面兩種編碼風(fēng)格外，還可以有很
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零基礎學(xué)FPGA（十）初入江湖之i2c通信
- 相信學(xué)過(guò)單片機的同學(xué)對I2C總線(xiàn)都不陌生吧，今天我們來(lái)學(xué)習怎么用verilog語(yǔ)言來(lái)實(shí)現它，并在FPGA學(xué)習版上顯示。 i2c總線(xiàn)在近年來(lái)微電子通信控制領(lǐng)域廣泛采用的一種新型的總線(xiàn)標準，他是同步通信的一種特殊方式，具有接口少，控制簡(jiǎn)單，器件封裝形式小，通信速率高等優(yōu)點(diǎn)。在主從通信中，可以有多個(gè)i2c總線(xiàn)器件同時(shí)接到i2c總線(xiàn)上，所有與i2c兼容的器件都有標準的接口，通過(guò)地址來(lái)識別通信對象，使他們可以經(jīng)由i2c總線(xiàn)互相直接通信。 i2c總線(xiàn)由兩條線(xiàn)控制，一條時(shí)鐘線(xiàn)SCL，一條數據線(xiàn)SDA，這
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【從零開(kāi)始走進(jìn)FPGA】路在何方——Verilog快速入門(mén)
- 一、關(guān)于HDL 1. HDL簡(jiǎn)介 HDL ： Hardware Discription Language 硬件描述語(yǔ)言，即描述FPGA/CPLD內部邏輯門(mén)的工作狀態(tài)，來(lái)實(shí)現一定電路。 隨著(zhù)EDA技術(shù)的發(fā)展，使用硬件語(yǔ)言設計PLD/FPGA成為一種趨勢。目前硬件描述語(yǔ)言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語(yǔ)言有各種優(yōu)勢，根據業(yè)界應用而定。 2. VHDL和Verilog區別 在業(yè)界，VHDL和Veri
- 關(guān)鍵字： FPGA Verilog
不同的verilog代碼風(fēng)格看RTL視圖之一
- 剛開(kāi)始玩CPLD/FPGA開(kāi)發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說(shuō)功耗小體積小，但是資源還是很小的，你寫(xiě)點(diǎn)稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時(shí)做一個(gè)三位數的解碼基本就讓我苦死了，對coding style的重要性也算是有一個(gè)比較深刻的認識了。 后來(lái)因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數據都沒(méi)有問(wèn)題(VGA顯示用)。而最近
- 關(guān)鍵字： FPGA verilog RTL
解讀verilog代碼的一點(diǎn)經(jīng)驗
- 學(xué)習FPGA其實(shí)也不算久，開(kāi)始的時(shí)候參考別人的代碼并不多，大多是自己寫(xiě)的，那時(shí)候做時(shí)序邏輯多一些。參加了中嵌的培訓班，一個(gè)多月的時(shí)間在熟悉ISE軟件的使用以及verilog語(yǔ)法方面下了苦功，也參考了不少書(shū)，算是為自己打下了比較好的基礎。因為那時(shí)候培訓的方向是軟件無(wú)線(xiàn)電方面的，所以做了很多有關(guān)的模塊程序，之前的日志里也發(fā)表了很多，關(guān)鍵是一個(gè)興趣，感覺(jué)仿真后看到自己的一個(gè)個(gè)算法思想得到實(shí)現真有成就感。后來(lái)停了一段時(shí)間，因為實(shí)在沒(méi)有比較有意思的活干了。 直到前段時(shí)間開(kāi)始使用SP306的開(kāi)發(fā)板，然后會(huì )參
- 關(guān)鍵字： FPGA verilog
verilog-xl介紹
您好，目前還沒(méi)有人創(chuàng )建詞條verilog-xl!
歡迎您創(chuàng )建該詞條，闡述對verilog-xl的理解，并與今后在此搜索verilog-xl的朋友們分享。 創(chuàng )建詞條
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