ST-BUS總線(xiàn)接口模塊的Verilog HDL設計

ST-BUS是廣泛應用于E1通信設備內部的一種模塊間通信總線(xiàn)。結合某專(zhuān)用通信系統E1接口轉換板的設計，本文對ST-BUS總線(xiàn)進(jìn)行了介紹，討論了ST-BUS總線(xiàn)接口收發(fā)模塊的設計方法，給出了Verilog HDL實(shí)現和模塊的時(shí)序仿真圖。
關(guān)鍵詞：ST-BUS；Verilog HDL；接口模塊；E1；CPLD

引言
隨著(zhù)數字技術(shù)的迅速發(fā)展，現代通信系統已成為一個(gè)龐大的綜合化數字網(wǎng)絡(luò )。電信核心網(wǎng)絡(luò )除了提供傳統電話(huà)服務(wù)外，還為其它專(zhuān)用通信(比如警用集群通信等)提供中繼服務(wù)。電信系統一般從交換機引出E1信號線(xiàn)路以供其它專(zhuān)用通信系統接入。為了滿(mǎn)足電信網(wǎng)的接入規范，E1終端設備內部常采用一種被稱(chēng)為ST-BUS的總線(xiàn)來(lái)對需要接入通信網(wǎng)的各路用戶(hù)數據進(jìn)行排隊，以便統一與E1信號進(jìn)行轉換，充分利用E1線(xiàn)路資源。由于批量生產(chǎn)的接口芯片都是針對某些特定標準接口而設計，無(wú)法滿(mǎn)足E1通信的特殊需要。為滿(mǎn)足多種特殊接口與電信線(xiàn)路間進(jìn)行數據交換的需要，增加系統可重配置的靈活性，本文在所涉及項目中的E1接口轉換板的設計中采用了可編程器件實(shí)現了多種特殊接口的混合接入。為了簡(jiǎn)化問(wèn)題，文中主要介紹ST-BUS總線(xiàn)接口收發(fā)模塊的Verilog HDL設計。

ST-BUS基本原理
ST-BUS(Serial Telecom BUS，串行通信總線(xiàn))是卓聯(lián)半導體公司根據電信應用的需要而定義的一種重要的通信設備內部總線(xiàn)通信協(xié)議，它可以將多路信息(包括音頻、視頻、控制信息以及其它數據等)進(jìn)行復接或解復接，以便統一進(jìn)行信號轉換，實(shí)現本地設備與電信E1線(xiàn)路間的數據交換。隨著(zhù)通信系統越來(lái)越復雜，電信設備常有局部部件的淘汰或者更新?lián)Q代。為了提高設備兼容性也便于系統升級，電信設備廣泛采取了模塊化設計方法，而ST-BUS就是將各功能模塊連接起來(lái)協(xié)同工作的一種總線(xiàn)標準。所以，不論模塊的功能和外部接口怎樣，只要具備ST-BUS總線(xiàn)接口，都可以方便地嵌入到特定的通信系統中。

根據卓聯(lián)對ST-BUS的信號及時(shí)序規范所作的定義，ST-BUS是一種傳輸數字信息的高速同步串行通信總線(xiàn)，總線(xiàn)接口所需信號有幀同步信號、位時(shí)鐘信號和串行數據信號。幀同步信號主要有類(lèi)型0和類(lèi)型1兩種：類(lèi)型0的同步脈沖僅出現在幀的開(kāi)頭，如圖1所示，總線(xiàn)上各部件將之作為重要參考信號并由此決定何時(shí)開(kāi)始接收或發(fā)送數據流；類(lèi)型1的同步脈沖需要維持一個(gè)完整的時(shí)隙周期(即8個(gè)位時(shí)鐘周期)，在此期間部件也要接收或發(fā)送信息數據，這種同步方式較少應用。ST-BUS定義了4種標準時(shí)鐘頻率，即16.384MHz、8.192MHz、4.096MHz和2.048MHz，其中每一種時(shí)鐘頻率均可作為部件的內部時(shí)鐘，不過(guò)任意時(shí)刻只能選擇其一，自適應系統在設計時(shí)采用了自動(dòng)選擇模式。除頻率2.048MHz外，其它時(shí)鐘頻率總是數據速率的兩倍，即支持最大數據速率為8.192Mbps。如果ST-BUS數據速率為2.048Mbps，那么時(shí)鐘可以是2.048MHz或4.096MHz。由圖1可知，一個(gè)完整ST-BUS的幀周期為125ms，而每幀又根據數據速率分為幾種不同的時(shí)隙總數。但是，為了與E1信號的時(shí)隙相對應，E1終端子系統常采用每幀32時(shí)隙的信號方式。

ST-BUS收發(fā)模塊設計與仿真
為了實(shí)現ST-BUS總線(xiàn)與各種不同(總線(xiàn))接口之間的可靠數據傳輸，下面討論同步模式下ST-BUS接口模塊的設計，并在部分Verilog HDL描述中以注解方式進(jìn)行詳細說(shuō)明。根據ST-BUS總線(xiàn)協(xié)議，ST-BUS接口模塊可大致分為接收模塊、發(fā)送模塊和控制模塊(含數據交換)三部分，分別完成ST-BUS總線(xiàn)數據的接收、發(fā)送和控制(包括與其它接口單元進(jìn)行數據交換)等功能。要實(shí)現某種特定接口(如RS-232等)與ST-BUS總線(xiàn)之間的數據通信，則需要將該接口單元的I/O信號及控制信號接到ST-BUS接口的控制模塊，通過(guò)控制模塊來(lái)控制收發(fā)時(shí)序以及在ST-BUS中所占用的時(shí)隙位置及數目，而在實(shí)際應用中，各路數據對應的時(shí)隙位置及數目常通過(guò)外部控制接口設置。為簡(jiǎn)化問(wèn)題，這里僅討論ST-BUS接口收發(fā)模塊設計，且假定時(shí)隙設置是固定的。

如圖1所示，ST-BUS總線(xiàn)的數據收發(fā)遵守以下規則：發(fā)送端在時(shí)鐘C2的上升沿發(fā)送，而接收端則在C2的下降沿采數據，且同步脈沖在0時(shí)隙開(kāi)始的第一個(gè)C2上升沿處保持低電平。

圖1 類(lèi)型0幀同步ST-BUS總線(xiàn)信號時(shí)序

ST-BUS接收模塊
ST-BUS接收模塊主要根據控制模塊所設置的ST-BUS時(shí)隙等參數接收所需時(shí)隙的數據，并將接收到的數據送給控制模塊，其原理結構框圖如圖2(a)所示。

圖2 ST-BUS收發(fā)模塊的原理結構框圖

根據時(shí)鐘等信號的提供方式，模塊的工作模式常分為主動(dòng)模式和被動(dòng)模式兩種。由于圖2(a)所示的接收模塊所需時(shí)鐘與同步信號均來(lái)自外部，因此該模塊處于被動(dòng)模式；相反，如果時(shí)鐘和同步信號由模塊產(chǎn)生，則模塊處于主動(dòng)模式。

被動(dòng)模式下ST-BUS接收模塊的基本工作原理為：上電后，在時(shí)鐘穩定的情況下，模塊首先檢測同步信號；在非同步狀態(tài)下，除同步檢測以外的其它部件均不能工作；檢測到同步后(即在同步狀態(tài)下)，模塊啟動(dòng)時(shí)隙定位和數據位定位的計數器工作，此時(shí)，模塊根據參數設置進(jìn)行數據接收。另外，圖2(a)中的時(shí)隙定位和數據位定位在本設計中采用2個(gè)計數器實(shí)現，也可以合并為單計數器實(shí)現。ST-BUS總線(xiàn)接收操作的關(guān)鍵之處在于前一幀的最后一時(shí)隙(即31時(shí)隙)與當前幀的第一時(shí)隙(即0時(shí)隙)之間的切換操作，因為需要同時(shí)檢測同步信號，而一旦同步信號沒(méi)有檢測到，則模塊會(huì )進(jìn)入失步狀態(tài)。接收模塊的Verilog HDL實(shí)現(信號和常數聲明從略，且代碼已簡(jiǎn)化，下同)可以劃分為以下三部分。