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基于SOPC的視頻編解碼IP核的設計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實(shí)現其各個(gè)功能子模塊，全部調試仿真通過(guò)合并成一個(gè)模塊，實(shí)現了視頻信號的采集，分配，存儲以及色度空間的轉換。整個(gè)模塊都通過(guò)仿真實(shí)現與驗證，很好的達到了系統的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統設
- 關(guān)鍵字： 嵌入式系統 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
單片機軟硬件聯(lián)合仿真解決方案
- 摘要：本文介紹一種嵌入式系統仿真方法，通過(guò)一種特殊設計的指令集仿真器ISS將軟件調試器軟件Keil uVision2和硬件語(yǔ)言仿真器軟件Modelsim連接起來(lái)，實(shí)現了軟件和硬件的同步仿真。 關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 縮略詞解釋?zhuān)? BFM：總線(xiàn)功能模塊。在HDL
- 關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器
基于Verilog HDL的FIR數字濾波器設計與仿真
- 引言：數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿(mǎn)足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。 一、FIR數字濾波器 FIR濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出，如下所示的前饋差分方程所描述的。 FIR濾波器又稱(chēng)為移動(dòng)均值濾波器，因為任何時(shí)間點(diǎn)的輸出均依賴(lài)于包含有最新的M個(gè)輸入樣值的一個(gè)窗。
- 關(guān)鍵字： 嵌入式系統 單片機 Verilog HDL FIR 數字濾波器 嵌入式
關(guān)于學(xué)習verilog
- 規范很重要 工作過(guò)的朋友肯定知道，公司里是很強調規范的，特別是對于大的設計（無(wú)論軟件還是硬件），不按照規范走幾乎是不可實(shí)現的。邏輯設計也是這樣：如果不按規范做的話(huà)，過(guò)一個(gè)月后調試時(shí)發(fā)現有錯，回頭再看自己寫(xiě)的代碼，估計很多信號功能都忘了，更不要說(shuō)檢錯了；如果一個(gè)項目做了一半一個(gè)人走了，接班的估計得從頭開(kāi)始設計；如果需要在原來(lái)的版本基礎上增加新功能，很可能也得從頭來(lái)過(guò)，很難做到設計的可重用性。 在邏輯方面，我覺(jué)得比較重要的規范有這些： 1.設計必須文檔化。要將設計思路，詳細實(shí)現等寫(xiě)入文檔，然
- 關(guān)鍵字： verilog
使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖)
- 使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖) 摘 要：介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實(shí)現的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機 引言---在基于FPGA的圖象采集顯示系統中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復雜，對時(shí)序要
- 關(guān)鍵字： Verilog 存儲器
基于異步FIFO實(shí)現不同時(shí)鐘域間數據傳遞的設計
- 摘 要：數據流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設計中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法，并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設計。 關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應用系統中，實(shí)現完全同步化的設計非常困難，很多情況下不可避免地要完成數據在不同時(shí)鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時(shí)鐘域 異步FIFO
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