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基于Verilog語(yǔ)言的等精度頻率計設計
- 引言 傳統測量頻率的方法主要有直接測量法、分頻測量法、測周法等，這些方法往往只適用于測量一段頻率，當被測信號的頻率發(fā)生變化時(shí)，測量的精度就會(huì )下降。本文提出一種基于等精度原理的測量頻率的方法，在整個(gè)頻率測量過(guò)程中都能達到相同的測量精度，而與被測信號的頻率變化無(wú)關(guān)。本文利用FPGA(現場(chǎng)可編程門(mén)陣列)的高速數據處理能力，實(shí)現對被測信號的測量計數;利用單片機的運算和控制能力，實(shí)現對頻率、周期、脈沖寬度的計算及顯示?！ 〉染葴y量原理等精度測量的一個(gè)最大特點(diǎn)是測量的實(shí)際門(mén)控時(shí)間不是一個(gè)固定值，而
- 關(guān)鍵字： Verilog FPGA
基于Verilog FPGA 流水燈設計
- 1 功能概述 流水廣告燈主要應用于LED燈光控制。通過(guò)程序控制LED的亮和滅， 多個(gè)LED燈組成一個(gè)陣列，依次逐個(gè)點(diǎn)亮的時(shí)候像流水一樣，所以叫流水燈。由于其形成美觀(guān)大方的視覺(jué)效果，因此廣泛應用于店鋪招牌、廣告、大型建筑夜間裝飾、景觀(guān)裝飾等?！ ≡贔PGA電路設計中，盡管流水燈的設計屬于比較簡(jiǎn)單的入門(mén)級應用，但是其運用到的方法，是FPGA設計中最核心和最常用部分之一，是FPGA設計必須牢固掌握的基礎知識。從這一步開(kāi)始，形成良好的設計習慣，寫(xiě)出整潔簡(jiǎn)潔的代碼，對于FPGA設計師來(lái)說(shuō)至
- 關(guān)鍵字： Verilog FPGA
用硬件描述語(yǔ)言設計復雜數字電路的優(yōu)點(diǎn)
- 以前的數字邏輯電路及系統的規模的比較小而且簡(jiǎn)單，用電路原理圖輸入法基本足夠了。但是一般工程師需要手工布線(xiàn)，需要熟悉器件的內部結構和外部引線(xiàn)特點(diǎn)，才能達到設計要求，這個(gè)工作量和設計周期都不是我們能想象的?，F在設計要求的時(shí)間和周期都很短，用原理圖這個(gè)方法顯然就不符合實(shí)際了。
- 關(guān)鍵字： Verilog HDL 虛擬接口聯(lián)盟
Verilog HDL基礎之：Verilog HDL語(yǔ)言簡(jiǎn)介
- Verilog HDL是硬件描述語(yǔ)言的一種，用于數字電子系統設計。它允許設計者用它來(lái)進(jìn)行各種級別的邏輯設計，可以用它進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語(yǔ)言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng )的。
- 關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠見(jiàn)
基于FPGA光電容積脈搏波參數檢測的IP核設計
- 文章簡(jiǎn)要介紹了從光電容積脈搏波中提取出的特征值有助于在醫學(xué)領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數,整個(gè)系統采用Altera公司cyclone系列的FPGA開(kāi)發(fā)平臺,運用硬件語(yǔ)言Verilog HDL編程設計了波形參數的檢測模塊,通過(guò)設計IP核進(jìn)行數據處理并實(shí)現了脈搏波的實(shí)時(shí)檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過(guò)FPGA原型驗證。創(chuàng )新點(diǎn)在于采用FPGA通過(guò)硬件的方式提高了實(shí)時(shí)檢測的速度,降低了開(kāi)發(fā)成本,增強了可攜帶性。
- 關(guān)鍵字： 病理特征 Verilog 原型驗證
基于FPGA步進(jìn)電機驅動(dòng)控制系統的設計
- 通過(guò)對步進(jìn)電機的驅動(dòng)控制原理的分析，利用Verilog語(yǔ)言進(jìn)行層次化設計，最后實(shí)現了基于FPGA步進(jìn)電機的驅動(dòng)控制系統。該系統可以實(shí)現步進(jìn)電機按既定角度和方向轉動(dòng)及定位控制等功能。仿真和綜合的結果表明，該系統不但可以達到對步進(jìn)電機的驅動(dòng)控制，同時(shí)也優(yōu)化了傳統的系統結構，提高了系統的抗干擾能力和穩定性，可用于工業(yè)自動(dòng)化、辦公自動(dòng)化等應用場(chǎng)合。
- 關(guān)鍵字： 步進(jìn)電機 Verilog FPGA
帶I2C接口的時(shí)鐘IP核設計與優(yōu)化
- 采用FPGA可編程邏輯器件和硬件描述語(yǔ)言Verilog實(shí)現了時(shí)鐘IP核數據傳輸、調時(shí)和鬧鈴等功能設計.在此基礎上,分析和討論IP核功能仿真和優(yōu)化的方法,并通過(guò)Modelsim仿真工具和Design Compile邏輯綜合優(yōu)化工具對設計進(jìn)行仿真、綜合和優(yōu)化,證明了設計的可行性.
- 關(guān)鍵字： Verilog 時(shí)鐘IP核 Modelsim仿真
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