基于VerilogHDL的FIR數字濾波器設計與仿真

　　引言

　　數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿(mǎn)足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。

　　1 FIR 數字濾波器

　　FIR 濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出, 如下所示的前饋差分方程所描述的。

　　FIR 濾波器又稱(chēng)為移動(dòng)均值濾波器, 因為任何時(shí)間點(diǎn)的輸出均依賴(lài)于包含有最新的M個(gè)輸入樣值的一個(gè)窗。由于它的響應只依賴(lài)于有限個(gè)輸入, FIR 濾波器對一個(gè)離散事件沖激有一個(gè)有限長(cháng)非零響應, 即一個(gè)M階FIR 濾波器對一個(gè)沖激的響應

　　在M個(gè)時(shí)鐘周期之后為零。

　　FIR濾波器可用圖1 所示的z 域塊圖來(lái)描述。

　　其中每個(gè)標有z- 1 的方框都代表了有一個(gè)時(shí)鐘周期延時(shí)的寄存器單元。這個(gè)圖中標出了數據通道和必須由濾波器完成的操作。濾波器的每一級都保存了一個(gè)已延時(shí)的輸入樣值, 各級的輸入連接和輸出連接被稱(chēng)為抽頭, 并且系數集合{hk}稱(chēng)為濾波器的抽頭系數。一個(gè)M階的濾波器有M+1 個(gè)抽頭。通過(guò)移位寄存器用每個(gè)時(shí)鐘邊沿n( 時(shí)間下標) 處的數據流采樣值乘以抽頭, 并且求和得到輸出yFIR[n]。濾波器的加法和乘法必須足夠快, 在下一個(gè)時(shí)鐘來(lái)到之前形成y[n]。并且在每一級中都必須測量它們的大小以適應他們數據通道的寬度。在要求精度的實(shí)際應用中, Lattice 結構可以減少有限字長(cháng)的影響, 但增加了計算成本。一般的目標是盡可能快地濾波, 以達到高采樣率。通過(guò)組合邏輯的最長(cháng)信號通路包括M級加法和一級乘法運算。FIR 結構指定機器的每一個(gè)算術(shù)單元有限字長(cháng), 并且管理運算過(guò)程中數據流。

　　2 FIR 數字濾波器設計的實(shí)現

　　目前FIR 濾波器的實(shí)現方法有三種: 利用單片通用數字濾波器集成電路、DSP 器件和可編程邏輯器件實(shí)現。單片通用數字濾波器使用方便, 但由于字長(cháng)和階數的規格較少, 不能完全滿(mǎn)足實(shí)際需要。使用DSP 器件實(shí)現雖然簡(jiǎn)單, 但由于程序順序執行, 執行速度必然不快。FPGA/CPLD 有著(zhù)規整的內部邏輯陣列和豐富的連線(xiàn)資源, 特別適合于數字信號處理任務(wù), 相對于串行運算為主導的通用DSP 芯片來(lái)說(shuō), 其并行性和可擴展性更好。但長(cháng)期以來(lái), FPGA/CPLD 一直被用于系統邏輯或時(shí)序控制上, 很少有信號處理方面的應用, 其原因主要是因為在FPGA/CPLD 中缺乏實(shí)現乘法運算的有效結構。

　　現在的FPGA 產(chǎn)品已經(jīng)能夠完全勝任這種任務(wù)了。其中Altera公司的Stratix 系列產(chǎn)品采用1.5V 內核, 0.13um 全銅工藝制造, 它除了具有以前Altera FPGA 芯片的所有特性外, 還有如下特點(diǎn): 芯片內有三種RAM 塊, 即512bit 容量的小RAM(M512) 、4KB 容量的標準RAM(M4K) 、512KB 的大容量RAM(MegaRAM) 。內嵌硬件乘法器和乘加結構的DSP 塊, 適于實(shí)現高速信號處理; 采用全新的布線(xiàn)結構, 分為三種長(cháng)度的行列布線(xiàn), 在保證延時(shí)可預測的同時(shí)增加布線(xiàn)的靈活性; 增加片內終端匹配電阻, 提高信號完整性, 簡(jiǎn)化PCB 布線(xiàn); 同時(shí)具有時(shí)鐘管理和鎖相環(huán)能力。

　　FIR 濾波器的Verilog HDL 設計實(shí)例