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首屆中國開(kāi)源IP核標準化設計競賽啟動(dòng)
- 在工信部電子信息司的指導下，工業(yè)和信息化部軟件與集成電路促進(jìn)中心(CSIP )聯(lián)合集成電路IP核標準工作組，現面向全國集成電路設計企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國開(kāi)源IP核標準化設計競賽”，競賽報名工作已于6月3日啟動(dòng)。報名及詳情咨詢(xún)可登錄競賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據悉本次競賽獲獎?wù)呖煞謩e獲得現金1萬(wàn)元、5千元等獎勵，針對學(xué)生參賽者有機會(huì )獲得到IBM中國芯片設計中心實(shí)習的機會(huì )! 參賽者可以個(gè)人或團隊(不高于
- 關(guān)鍵字： CSIP VHDL Verilog
基于神經(jīng)網(wǎng)絡(luò )電機 速度控制器的SOPC系統
- 針對機器人伺服控制系統高速度、高精度的要求，介紹一種全數字化的基于神經(jīng)網(wǎng)絡(luò )控制的直流電機速度伺服控制系統的設計方案。速度控制器采用BP網(wǎng)絡(luò )參數辨識自適應控制，并將其在FPGA進(jìn)行硬件實(shí)現；同時(shí)用Nios II軟核處理器作為上位機，構成一個(gè)完整的速度伺服控制器的片上可編程系統(SOPC)。實(shí)驗結果表明，該控制系統具有較高的控制精度、較好的穩定性和靈活性。
- 關(guān)鍵字： SOPC 系統 控制器 速度 神經(jīng)網(wǎng)絡(luò ) 電機 基于 神經(jīng)網(wǎng)絡(luò ) 伺服控制 現場(chǎng)可編程門(mén)陣列 Verilog HDL
基于Verilog-HDL的軸承振動(dòng)噪聲電壓峰值檢測
- 引言 在軸承生產(chǎn)行業(yè)中，軸承振動(dòng)噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實(shí)現的快速軸承噪聲檢測方法。 1 振動(dòng)噪聲電壓峰值檢測方案的確定 1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測 圖1是軸承振動(dòng)噪聲電壓峰值檢測系統的示意圖。由于加工設備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸
- 關(guān)鍵字： Verilog 軸承 振動(dòng)噪聲 電壓峰值檢測
基于SystemC的系統級芯片設計方法研究
- 隨著(zhù)集成電路制造技術(shù)的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個(gè)層次,特別是對系統級芯片設計層次,帶來(lái)了新挑戰，原有的HDL難以滿(mǎn)足新的設計要求。 硬件設計領(lǐng)域有2種主要的設計語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時(shí)實(shí)現較高層次的軟件和硬件描述的系統級設計語(yǔ)言。Synopsys公司與Coware公司針對各方對系統級設計語(yǔ)言的
- 關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL
基于Verilog HDL的異步FIFO設計與實(shí)現
- 在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時(shí)鐘域的情況不可避免。當數據從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統重復地進(jìn)入亞穩定狀態(tài)[1]。在有大量的數據需要進(jìn)行跨時(shí)鐘域傳輸且對數據傳輸速度要求比較高的場(chǎng)合，異步FIFO是一種簡(jiǎn)單、快捷的解決方案。 異步FIFO用一種時(shí)鐘寫(xiě)入數據，而用另外一種時(shí)鐘讀出數據。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此，對FIFO空或滿(mǎn)的判斷是跨時(shí)鐘域的。如何根據異步的指針
- 關(guān)鍵字： FIFO 異步 Verilog HDL IC 亞穩態(tài)
一種基于FPGA的準單輸入調變序列生成器設計
- 1.引言 隨著(zhù)集成電路復雜度越來(lái)越高，測試開(kāi)銷(xiāo)在電路和系統總開(kāi)銷(xiāo)中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開(kāi)銷(xiāo)則是很大的，同時(shí)也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來(lái)作為測試源實(shí)現片外測試就是一種非常有效的手段。 由于偽隨機模式測試只需要有限個(gè)數的輸入向量便
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
基于SOPC的視頻編解碼IP核的設計
- 摘 要：本論文介紹視頻編解碼IP核在SOPC中的設計，用Verliog HDL實(shí)現其各個(gè)功能子模塊，全部調試仿真通過(guò)合并成一個(gè)模塊，實(shí)現了視頻信號的采集，分配，存儲以及色度空間的轉換。整個(gè)模塊都通過(guò)仿真實(shí)現與驗證，很好的達到了系統的要求。關(guān)鍵字：SOPC；視頻編解碼；IP核；Verilog HDL 引言 基于Nios II軟核的SOPC是Altera公司提出的片上可編程系統解決方案，它將CPU、存儲器、I/O接口、DSP模塊以及鎖相環(huán)的系統設
- 關(guān)鍵字： 嵌入式系統 單片機 SOPC 頻編解碼 SOPC 視頻編解碼 IP核 Verilog HDL
單片機軟硬件聯(lián)合仿真解決方案
- 摘要：本文介紹一種嵌入式系統仿真方法，通過(guò)一種特殊設計的指令集仿真器ISS將軟件調試器軟件Keil uVision2和硬件語(yǔ)言仿真器軟件Modelsim連接起來(lái)，實(shí)現了軟件和硬件的同步仿真。 關(guān)鍵詞：BFM，TCL，Verilog，Vhdl，PLI，Modelsim，Keil uVision2，ISS，TFTP，HTTP，虛擬網(wǎng)卡，Sniffer，SMART MEDIA，DMA，MAC，SRAM，CPLD 縮略詞解釋?zhuān)? BFM：總線(xiàn)功能模塊。在HDL
- 關(guān)鍵字： BFM TCL Verilog Vhdl PLI Modelsim MCU和嵌入式微處理器
基于Verilog HDL的FIR數字濾波器設計與仿真
- 引言：數字濾波器是語(yǔ)音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿(mǎn)足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時(shí)保證嚴格的線(xiàn)性相位特性。 一、FIR數字濾波器 FIR濾波器用當前和過(guò)去輸入樣值的加權和來(lái)形成它的輸出，如下所示的前饋差分方程所描述的。 FIR濾波器又稱(chēng)為移動(dòng)均值濾波器，因為任何時(shí)間點(diǎn)的輸出均依賴(lài)于包含有最新的M個(gè)輸入樣值的一個(gè)窗。
- 關(guān)鍵字： 嵌入式系統 單片機 Verilog HDL FIR 數字濾波器 嵌入式
關(guān)于學(xué)習verilog
- 規范很重要 工作過(guò)的朋友肯定知道，公司里是很強調規范的，特別是對于大的設計（無(wú)論軟件還是硬件），不按照規范走幾乎是不可實(shí)現的。邏輯設計也是這樣：如果不按規范做的話(huà)，過(guò)一個(gè)月后調試時(shí)發(fā)現有錯，回頭再看自己寫(xiě)的代碼，估計很多信號功能都忘了，更不要說(shuō)檢錯了；如果一個(gè)項目做了一半一個(gè)人走了，接班的估計得從頭開(kāi)始設計；如果需要在原來(lái)的版本基礎上增加新功能，很可能也得從頭來(lái)過(guò)，很難做到設計的可重用性。 在邏輯方面，我覺(jué)得比較重要的規范有這些： 1.設計必須文檔化。要將設計思路，詳細實(shí)現等寫(xiě)入文檔，然
- 關(guān)鍵字： verilog
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