采用Verilog的數字跑表設計及實(shí)驗

實(shí)例的內容及目標

1．實(shí)例的主要內容

本節通過(guò)Verilog HDL語(yǔ)言編寫(xiě)一個(gè)具有“百分秒、秒、分”計時(shí)功能的數字跑表，可以實(shí)現一個(gè)小時(shí)以?xún)染_至百分之一秒的計時(shí)。

數字跑表的顯示可以通過(guò)編寫(xiě)數碼管顯示程序來(lái)實(shí)現，本實(shí)例只給出數字跑表的實(shí)現過(guò)程。讀者還可以通過(guò)增加小時(shí)的計時(shí)功能，實(shí)現完整的跑表功能。

2．實(shí)例目標

本實(shí)例主要實(shí)現了計數及進(jìn)位的設計，通過(guò)幾個(gè)always模塊的設計實(shí)現一個(gè)特定用途的模塊——數字跑表。通過(guò)本實(shí)例，讀者應達到下面的一些實(shí)例目標。
• 初步掌握Verilog語(yǔ)言的設計方法。
• 完成一個(gè)數字跑表的設計。

原理簡(jiǎn)介

本數字跑表首先要從最低位的百分秒計數器開(kāi)始，按照系統時(shí)鐘進(jìn)行計數。計數至100后向秒計數器進(jìn)位，秒計數器以百分秒計數器的進(jìn)位位為時(shí)鐘進(jìn)行計數。計數至60后向分計數器進(jìn)位，分計數器以秒計數器的進(jìn)位位為時(shí)鐘進(jìn)行計數，讀者可以自行增加小時(shí)計數器。

數字跑表巧妙地運用進(jìn)位位作為計數時(shí)鐘來(lái)減少計數的位數。如果統一使用系統時(shí)鐘作為計數時(shí)鐘，那秒計數器將是一個(gè)6000進(jìn)制的計數器，而分計數器將是一個(gè)3600000進(jìn)制的計數器。這樣將極大的浪費FPGA的邏輯資源。而使用進(jìn)位位作為計數時(shí)鐘，只需要一個(gè)100進(jìn)制的計數器和兩個(gè)60進(jìn)制的計數器。

如圖是本實(shí)例的數字跑表模塊圖。

在實(shí)際的設計中，為了使計數器更加簡(jiǎn)單，計數器使用高低位兩個(gè)計數器實(shí)現。100進(jìn)制計數器分別是高位10進(jìn)制計數器，低位10進(jìn)制計數器；60進(jìn)制計數分別是高位6進(jìn)制計數器，低位10進(jìn)制計數器。這樣整個(gè)數字跑表使用6個(gè)計數器實(shí)現。

同時(shí)由于10進(jìn)制計數器重復使用了5次，可以使用獨立的模塊實(shí)現10進(jìn)制計數器，這樣就可以通過(guò)模塊復用來(lái)節省整個(gè)模塊使用的資源。

數字跑表提供了清零位CLR和暫停位PAUSE，百分秒的時(shí)鐘信號可以通過(guò)系統時(shí)鐘分頻提供。分頻至1/100s，即可實(shí)現真實(shí)的時(shí)間計數。詳細的時(shí)鐘分頻設計讀者可參考相關(guān)的資料實(shí)現，在本實(shí)例中不再提供。