基于Verilog-HDL的軸承振動(dòng)噪聲電壓峰值檢測

引言

　　在軸承生產(chǎn)行業(yè)中，軸承振動(dòng)噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實(shí)現的快速軸承噪聲檢測方法。

　　1 振動(dòng)噪聲電壓峰值檢測方案的確定

　　1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測

　　圖1是軸承振動(dòng)噪聲電壓峰值檢測系統的示意圖。由于加工設備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸承在轉動(dòng)過(guò)程中，傷疤將與滾珠產(chǎn)生摩擦，從而表現在軸承整個(gè)產(chǎn)生微小的振動(dòng)。這一振動(dòng)通過(guò)加速度傳感器輸出電壓信號，經(jīng)電荷放大器、峰值檢測后，即后得到振動(dòng)噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。

　　1.2 模擬式的峰值電壓保持電路

　　以往的軸承振動(dòng)噪聲峰值電壓檢測，均采用了模擬式的峰值電壓檢測法。圖3示出了由采樣保持電路LF398H構成的該類(lèi)檢測電路。當噪聲電壓到來(lái)后，采樣信號跟隨模擬信號電壓到峰值處，之后采樣脈沖消失，電路處于保持狀態(tài)。保持電容C上即存儲了模擬信號的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化，保持電容C的容量就應相對減??；而C的相對減小，又會(huì )導致在保持電壓期間，輸出電壓Vout的下降速率加快。這兩者相互矛盾，從而使這種電路難以達到較高的性能。

　　1.3 數字式的峰值電壓檢測

　　模擬式的峰值檢測電路不易做到高速采樣。采橋保持電路經(jīng)長(cháng)期使用后，多方面的性能會(huì )發(fā)生明顯變化，且不易批量化生產(chǎn)；而由數字電路組成的系統可以做到結構簡(jiǎn)單、調試方便，長(cháng)期使用不會(huì )導致系統性能指標的下降。圖4是一種數字式的峰值檢測系統的組成方案。它由A/D轉換部分和數字電壓的峰值檢測部分組成，接口電路內含微處理器，負責與微機進(jìn)行數據通信和接收來(lái)自微機的控制信號，并控制檢測系統的工作。根據應用對象的不同，A/D轉換器的采樣速率可高達上百Msps[1]，并可自帶采樣保持電路。與A/D轉換器相接的數字電壓峰值檢測電路可采用FPGA，其工作速度也中達上百Msps。因此，在信號的處理速度方面兩者都是優(yōu)于傳統的模擬電路方式的。

　　2 基于Verilog-HDL的峰值電壓檢測方案

　　2.1 邏輯功能的設計

　　圖5給出了數字電壓峰值檢測框圖。圖中除了A/D轉換器外，虛線(xiàn)部分所示均為FPGA組成的功能模塊。其功能由Verilog-HDL（HDL：硬件描述語(yǔ)言）來(lái)實(shí)現[2]。工作原理如下：由A/D轉換器取得的數字電壓送入數據緩沖模塊GET_DATA，GET_DATA中的數據與來(lái)自數據存儲模塊DATA_MEM中的數據都送入數據比較模塊DATA_COMP進(jìn)行比較。如果X端的數據大于Y端的數據，比較標志模塊產(chǎn)生標志信號，同時(shí)該信號將X端的數據打入數據存儲模塊DATA_MEM中（系統復位后，DATA_MEM中的數據為最小值0），進(jìn)而實(shí)現了保持2個(gè)數據中較大的一個(gè)功能。當振動(dòng)噪聲電壓經(jīng)A/D轉換器轉換成數字電壓后，數據存儲模塊便依A/D轉換的次數做相應次的比較，最終將噪聲電壓的峰并保持下來(lái)。VDOUT為數字式的峰值輸出電壓。