基于Verilog HDL的DDS設計與仿真

直接數字頻率合成技術(shù)(Direct Digital Synthesize，DDS)是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)。它采用全數字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著(zhù)微電子技術(shù)和數字集成電路的飛速發(fā)展，以及電子工程領(lǐng)域的實(shí)際需要，DDS日益顯露出優(yōu)于傳統頻率合成技術(shù)的一些性能，高分辨率、極短的頻率切換時(shí)間、相位噪聲低、便于集成等，逐步成為現代頻率合成技術(shù)中的佼佼者。

目前，DDS的設計大多是應用HDL(Hardware Description Language)對其進(jìn)行邏輯描述。整個(gè)設計可以很容易地實(shí)現參數改變和設計移植，給設計者帶來(lái)很大的方便。Verilog HDL就是其中一種標準化的硬件描述語(yǔ)言，它不僅可以進(jìn)行功能描述，還可以對仿真測試矢量進(jìn)行設計。Altera公司開(kāi)發(fā)的QuartusⅡ設計軟件，提供了Verilog HDL的設計界面以及編譯平臺，并且該公司還集成了可供程序下載的FPGA器件CYCLONEⅡ系列芯片，這樣大大縮短了DDS的設計周期。

1 DDS的設計原理

DDS的原理圖如圖1所示。DDS實(shí)現頻率合成主要是通過(guò)查表的方式進(jìn)行的。

正弦查詢(xún)表是一個(gè)只讀存儲器(ROM)，以相位為地址，存有1個(gè)或多個(gè)按0°～360°相位劃分幅值的正弦波幅度信息。相位累加器對頻率控制字進(jìn)行累加運算，若需要還可以加入相位控制字，得到的結果作為正弦波查詢(xún)表的地址。正弦查詢(xún)表的輸出為數字化正弦幅度值，通過(guò)D／A轉換器轉化為近似正弦波的階梯波，再通過(guò)低通濾波器濾除高頻成分和噪聲最終得到一個(gè)純正度很高的正弦波。

1.1 建模

如圖2所示正弦波y=sin(2πx)，若以f量化的量化頻率對其幅度值進(jìn)行量化，一個(gè)周期可以得到M=f量化個(gè)幅度值。將這些幅度值按順序存入到ROM。相位累加器在參考時(shí)鐘的驅動(dòng)下，每來(lái)1個(gè)脈沖，輸出就會(huì )增加1個(gè)步長(cháng)相位增量X，輸出數據作為地址送入ROM中，讀出對應的幅度值形成相應的波形。

1.2 參數設定

DDS輸出信號頻率：

其中，X為頻率累加器設定值；N為相位累加器位數；fc為參考時(shí)鐘頻率。

例如，假定基準時(shí)鐘為200 MHz，累加器的位數為32，頻率控制字X為：

0x08000000H，即為227，則：

再設定頻率控制字X為0x80000000H，即為231，則：

上一頁(yè) 1 2 3 下一頁(yè)