<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)  資訊  商機   下載  拆解   高校  招聘   雜志  會(huì )展  EETV  百科   問(wèn)答  電路圖  工程師手冊   Datasheet  100例   活動(dòng)中心  E周刊閱讀   樣片申請
EEPW首頁(yè) >> 主題列表 >> fpga

FPGA基本知識與發(fā)展趨勢(part2)

  • FPGA基本知識與發(fā)展趨勢(part2)-由于基于LUT 的FPGA 具有很高的集成度,其器件密度從數萬(wàn)門(mén)到數千萬(wàn)門(mén)不等,可以完成極其復雜的時(shí)序與邏輯組合邏輯電路功能,所以適用于高速、高密度的高端數字邏輯電路設計領(lǐng)域。
  • 關(guān)鍵字: FPGA  賽靈思  EPROM  

FPGA實(shí)戰開(kāi)發(fā)技巧(10)

  • FPGA實(shí)戰開(kāi)發(fā)技巧(10)-串行Flash的特點(diǎn)是占用管腳比較少,作為系統的數據存貯非常合適,一般都是采用串行外設接口(SPI 總線(xiàn)接口)。Flash 存貯器與EEPROM根本不同的特征就是EEPROM可以按字節進(jìn)行數據的改寫(xiě),而Flash只能先擦除一個(gè)區間,然后改寫(xiě)其內容。
  • 關(guān)鍵字: FPGA  賽靈思  EEPROM  

FPGA實(shí)戰開(kāi)發(fā)技巧(9)

  • FPGA實(shí)戰開(kāi)發(fā)技巧(9)-FPGA配置方式靈活多樣,根據芯片是否能夠自己主動(dòng)加載配置數據分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數據) 性存儲器中的配置比特流,配置所需的時(shí)鐘信號( 稱(chēng)為CCLK) 由FPGA內部產(chǎn)生,且FPGA控制整個(gè)配置過(guò)程
  • 關(guān)鍵字: FPGA  賽靈思  JTAG  

FPGA實(shí)戰開(kāi)發(fā)技巧(8)

  • FPGA實(shí)戰開(kāi)發(fā)技巧(8)-FPGA 設計的時(shí)序性能是由物理器件、用戶(hù)代碼設計以及EDA 軟件共同決定的,忽略了任何一方面的因素,都會(huì )對時(shí)序性能有很大的影響。本節主要給出大規模設計中,賽靈思物理器件和EDA 軟件的最優(yōu)使用方案。
  • 關(guān)鍵字: FPGA  賽靈思  EDA  

什么是FPGA,ASIC,如何設計一個(gè)適用于它們的供電系統

  • 什么是FPGA,ASIC,如何設計一個(gè)適用于它們的供電系統-目前,在集成電路界ASIC被認為是一種為專(zhuān)門(mén)目的而設計的集成電路。是指應特定用戶(hù)要求和特定電子系統的需要而設計、制造的集成電路。ASIC的特點(diǎn)是面向特定用戶(hù)的需求,ASIC在批量生產(chǎn)時(shí)與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點(diǎn)
  • 關(guān)鍵字: fpga  asic  電源  

PCB電路板設計必看常識!單層FPC/雙面FPC/多層FPC有何區別,自學(xué)材料

  • PCB電路板設計必看常識!單層FPC/雙面FPC/多層FPC有何區別,自學(xué)材料-雖然電路板廠(chǎng)的工程師不參與設計電路板,而是由客戶(hù)出原始設計資料再制成公司內部的PCB電路板制作資料,但通過(guò)多年的實(shí)踐經(jīng)驗,工程師們對PCB電路板的設計早已有所積累,總結如下僅供參考:
  • 關(guān)鍵字: fpga  fpc  pda  

FPGA技術(shù)協(xié)助嵌入式系統競逐于機器學(xué)習之路

  • FPGA技術(shù)協(xié)助嵌入式系統競逐于機器學(xué)習之路-機器學(xué)習技術(shù)是人工智能的一個(gè)重要科學(xué)發(fā)展,透過(guò)在經(jīng)驗學(xué)習中改善具體算法的效能,而且用來(lái)訓練的數據越多,所學(xué)習出來(lái)的結果越好,為了處理分析大量圖像或是語(yǔ)音等辨識的機器學(xué)習算法數據,需要采用GPU芯片所打造的高速平行運算處理的類(lèi)神經(jīng)網(wǎng)絡(luò )超級計算機,利用諸如Tensorflow、Caffe等深度學(xué)習框架(Framework)等工具,來(lái)發(fā)展有效的算法。
  • 關(guān)鍵字: FPGA  嵌入式  人工智能  

合理使用JTAG和IMPACT幫助你調試FPGA不能啟動(dòng)的問(wèn)題

  • 合理使用JTAG和IMPACT幫助你調試FPGA不能啟動(dòng)的問(wèn)題-本來(lái)想著(zhù)把GTX后面兩篇博文找時(shí)間寫(xiě)了,但是最近實(shí)在是忙,一直在搭圖像處理的AXI框架和整FPGA-DSP雙平臺的板子,下面先和大家分享一下調試心得。
  • 關(guān)鍵字: JTAG  MPACT  FPGA  

手把手教你FPGA與RT以及Host端通信

  • 手把手教你FPGA與RT以及Host端通信-在ECM中,會(huì )涉及到FPGA、RT以及主機,那么三者之間是如何進(jìn)行數據流的傳輸呢?本文將以cRIO-9068為例,帶大家了解整個(gè)編程以及實(shí)現過(guò)程。
  • 關(guān)鍵字: FPGA  Host  Real-Time  

基于FPGA硬件加速的BittWare StreamSleuth對抗100Gbps

  • 基于FPGA硬件加速的BittWare StreamSleuth對抗100Gbps-在過(guò)去的三十年中,以太網(wǎng)已經(jīng)發(fā)展成為所有行業(yè)的統一通信基礎架構。每天都有超過(guò)三百萬(wàn)的以太網(wǎng)端口在部署,覆蓋從FE到100GbE的所有速度。
  • 關(guān)鍵字: FPGA  以太網(wǎng)  

AWS獨家詳述FPGA基本原理和市場(chǎng)發(fā)展

  • AWS獨家詳述FPGA基本原理和市場(chǎng)發(fā)展-在2016年底一年快要結束的時(shí)候,AWS(亞馬遜網(wǎng)絡(luò )服務(wù))宣布通過(guò)借助云傳輸模型可以采用Xilinx高端FPGA器件了,首次以開(kāi)發(fā)者的角度而不是擴展高層次工具來(lái)幫助潛在的用戶(hù)學(xué)習和體驗FPGA的加速效果。
  • 關(guān)鍵字: AWS  FPGA  

高云半導體推出GW2A系列FPGA芯片的DDR類(lèi)儲存器接口解決方案

  •   山東濟南,2017年10月10日訊,山東高云半導體科技有限公司(以下簡(jiǎn)稱(chēng)“山東高云半導體”)今天宣布推出基于中密度晨熙?家族的GW2A系列FPGA芯片的DDR類(lèi)儲存器接口IP核初級版(Gowin Memory Interface IP),包括相關(guān)IP軟核、參考設計及開(kāi)發(fā)板等完整解決方案?! 「咴艱DR類(lèi)儲存器接口IP核初級版目前是一個(gè)通用的DDR2存儲器接口IP,兼容JESD79-2標準。該IP包含通用的DDR2內存控制器(Memory Controller,M
  • 關(guān)鍵字: 高云  FPGA  

手把手教你FPGA存儲器項使用DRAM

  •   某些FPGA終端,包含板載的、可以動(dòng)態(tài)隨機訪(fǎng)問(wèn)的存儲塊(DRAM),這些存儲塊可以在FPGA VI中直接訪(fǎng)問(wèn),速率非常高?! RAM可以用來(lái)緩存大批量的數據,而且速度可以非???。針對一些特殊應用,比如:瞬時(shí)帶寬非常高,而且有要保存原始數據的時(shí)候,就可以用DRAM做一個(gè)大的FIFO緩沖?! RAM的大小每塊板卡可能不同,一般在官網(wǎng)中對應板卡的說(shuō)明中都會(huì )標明DRAM的大小(如果有DRAM的話(huà))。比如,PXIe-7966R就有512M的DRAM空間?! ttp://sine.ni.com/n
  • 關(guān)鍵字: FPGA  DRAM  

Ximmerse VR/AR跟蹤平臺采用萊迪思的低功耗、小尺寸ECP5 FPGA

  •   萊迪思半導體公司,客制化智能互連解決方案市場(chǎng)的領(lǐng)先供應商,今日宣布廣東虛擬現實(shí)科技有限公司(Ximmerse),移動(dòng)AR/VR應用交互系統提供商,選擇采用萊迪思ECP5? FPGA為其AR/VR跟蹤平臺實(shí)現立體視覺(jué)計算解決方案。得益于低功耗、小尺寸和低成本的優(yōu)勢,市場(chǎng)領(lǐng)先的萊迪思ECP5 FPGA是用于實(shí)現網(wǎng)絡(luò )邊緣靈活的互連和加速應用的理想選擇,可實(shí)現低功耗、低延遲的解決方案?! ‰S著(zhù)對于A(yíng)R/VR設備市場(chǎng)需求的不斷增長(cháng),目前基于頭戴式顯示器(HMD)的系統在使用移動(dòng)應用處理器(A
  • 關(guān)鍵字: Ximmerse  FPGA  

人工智能?自動(dòng)駕駛?云計算?數據中心?10nm FPGA全程帶飛

  • 當下時(shí)代的主題究竟是什么?5G通信?人工智能?自動(dòng)駕駛?還是云計算?或許都是;又或許,都不是。當你看到在這些前端應用市場(chǎng)不斷迸發(fā)著(zhù)激情和靈感時(shí),如何滿(mǎn)足其背后以指數形式增長(cháng)的數據需求就成了諸多工程師最為頭疼的問(wèn)題。
  • 關(guān)鍵字: 英特爾,FPGA,智能互聯(lián)  
共6410條 56/428 |‹ « 54 55 56 57 58 59 60 61 62 63 » ›|

fpga介紹

FPGA是英文Field-Programmable Gate Array的縮寫(xiě),即現場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、EPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個(gè)新概念,內部包括可 [ 查看詳細 ]
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案:1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>