一種基于FPGA的直接序列擴頻基帶處理器

摘    要：本文設計實(shí)現了一種基于FPGA的直接序列擴頻基帶處理器，并闡述了其基本原理和設計方案。
關(guān)鍵詞：擴頻；FPGA；數字匹配濾波器；基帶處理器
引言
擴頻通信技術(shù)具有抗干擾、抗多徑、保密性好、不易截獲以及可實(shí)現碼分多址等許多優(yōu)點(diǎn)，已成為無(wú)線(xiàn)通信物理層的主要通信手段。本文設計開(kāi)發(fā)了一種基于直接序列擴頻技術(shù)(DS-SS)的基帶處理器。

直接序列擴頻通信
直接序列擴頻通信系統原理框圖如圖1所示。該處理器由FPGA芯片，完成圖1中兩虛線(xiàn)框所示的基帶信號處理部分。擴頻方式為11位barker碼擴頻，采用自同步加擾技術(shù)，支持最大數據速率為1.024Mbps的DBPSK和2.048Mbps的DQPSK兩種調制方式，FPGA的主時(shí)鐘頻率為22.528MHz。

設計實(shí)現
該基帶擴頻處理器包括基帶發(fā)送信號處理和基帶接收信號處理兩部分。
發(fā)送端實(shí)現方案
基帶發(fā)送處理用FPGA實(shí)現，包括接收數據的加擾、串/并轉換、差分編碼、頻譜擴展、脈沖成型和時(shí)序控制等電路模塊，其總體實(shí)現方案如圖2所示。
數據加擾
本設計采用解擾時(shí)不需要復雜同步的自同步加擾技術(shù)，擾碼器由7階線(xiàn)性反饋移位寄存器構成。
串/并轉換
該基帶處理器支持DBPSK和DQPSK兩種調制方式。當工作在BPSK方式時(shí)，數據以bit為單位進(jìn)行處理，I/Q路數據相同。工作在DQPSK方式時(shí)，傳輸數據以相鄰的兩bit為單位進(jìn)行處理，其中奇數bit進(jìn)入I通道，偶數bit進(jìn)入Q通道，完成串/并轉換的功能。
差分編碼
差分編碼使PSK信號變成DPSK信號，以克服“相位模糊”問(wèn)題。差分編碼方案取決于調制方式是BPSK還是QPSK。當采用BPSK方式時(shí)，編碼運算比較簡(jiǎn)單：輸出bit(k)由輸入bit(k)異或輸出bit(k-1)得到；采用QPSK方式時(shí)，因為四種可能的前一輸出狀態(tài)和四種可能的當前輸入狀態(tài)可以確定十六種輸出狀態(tài)，所以差分運算方案比采用BPSK復雜的多，其編碼方案如表1所示。
頻譜擴展
本設計選用自相關(guān)特性非常好的11位barker碼作為擴頻碼，通過(guò)barker碼和編碼后的輸出數據進(jìn)行模二加實(shí)現擴頻調制，1.024Mbps 的I/Q路數據，經(jīng)11.268Mbps的barker碼擴頻后變成11Mbps。
脈沖成型
為了更適合于信道傳輸的要求，需要經(jīng)過(guò)波形成型后以壓縮頻帶，減小碼間干擾，同時(shí)使信號能量更加集中，增強信噪比。本設計采用一個(gè)滾降系數a=0.22的升余弦FIR數字濾波器完成I/Q路信號的成型，經(jīng)成型后的I/Q路數據作為基帶處理器發(fā)送端的輸出數據送往外部調制器進(jìn)行下一步處理。
接收端實(shí)現方案
基帶接收處理同樣用FPGA實(shí)現，包括AGC處理、前端處理(FEC)、數字匹配濾波器(DMF)、捕獲跟蹤、差分解調和自動(dòng)頻率控制、并/串轉換和解擾，以及時(shí)序控制等電路模塊(見(jiàn)圖3)。   
基帶AGC處理
AGC處理模塊通過(guò)誤差估計、低通積分和能量調整，并經(jīng)D/A轉換和濾波，調整接收信號的能量，使A/D轉換輸入的信號保持最佳的電平值。必須注意，AGC環(huán)路是一個(gè)慢跟蹤環(huán)路，不提供信號能量快速抖動(dòng)的增益調整。
前端處理
前端處理電路由量化比特數轉化和平滑處理兩部分電路組成。
本文選用Maxim公司的MAX1198實(shí)現A/D轉換，其量化比特數為8bit。量化比特數超過(guò)3bit時(shí)，輸出信噪比僅有2dB的較小差距。鑒于此，為避免硬件成本太高，用量化比特數轉化電路將8bit表示的量化電平轉化為3bit表示。
平滑處理電路利用PN碼的游程分布特性，使DMF相關(guān)峰變得更加尖銳，有利于跟蹤數據的變化，也充分利用了信號能量，經(jīng)平滑處理后進(jìn)入DMF的數據為(rk+rk-1)/2。
捕獲和跟蹤                      
擴頻序列的同步包括相位捕捉和相位跟蹤，序列的捕捉完成后，盡管兩相位達到一致，但是由于噪聲、擴頻序列時(shí)鐘漂移等，將會(huì )使相關(guān)峰的位置出現偏差，因此，本設計利用最大峰值的跟蹤處理電路實(shí)現精確的擴頻碼同步。
實(shí)際系統中，由于振蕩源頻率漂移及多普勒頻移的影響，相關(guān)峰的位置會(huì )發(fā)生變化，為了對數據符號進(jìn)行有效的跟蹤，該基帶處理器實(shí)現了一種“飛輪電路”(flywheel circuit)。它根據前一次成功檢測到的峰值脈沖，自動(dòng)為后一個(gè)峰值脈沖在時(shí)間上設置一個(gè)“窗口”，它大約距上次脈沖一個(gè)符號時(shí)間，而寬度為前后各占一個(gè)基帶采樣時(shí)間。如果“窗口”中沒(méi)有檢測到相關(guān)峰，則該電路會(huì )自動(dòng)插入一個(gè)符號時(shí)鐘脈沖，完成補脈沖的作用；如果“窗口”中檢測到相關(guān)峰，則認為是第二個(gè)符號相關(guān)峰，即開(kāi)窗后，只對窗中的相關(guān)峰值進(jìn)行檢測，而窗口外的峰值則被當作噪聲消掉，完成消脈沖的作用。
由于噪聲和擴頻序列自相關(guān)函數的影響，相鄰碼周期會(huì )出現相關(guān)峰的“托尾效應”，即窗中有多個(gè)大于門(mén)限1的相關(guān)值。為了跟蹤，這個(gè)電路在窗中的峰值脈沖中選擇最高的一個(gè)作為相關(guān)峰，并把該時(shí)刻作為下一個(gè)符號的起始時(shí)刻。此外，飛輪電路還通過(guò)計數實(shí)現同步檢測和跟蹤過(guò)程中的失步檢測功能。
對于QPSK信號，有兩種解調方式；相干解調(極性比較法)和差分相干解調(相位比較法)，一般相干解調比差分相干解調性能要好一些，但需要載波恢復電路。本設計采用差分相干解調，把前一信號延時(shí)后作為參考信號進(jìn)行相干解調，不需要專(zhuān)門(mén)的相干載波。如圖4所示，該模塊包括相位翻轉、DPSK差分解調、數字鑒相、環(huán)路濾波及數控振蕩器(NCO)單元。I/Q路相關(guān)值在數字鑒相器中完成鑒相運算，經(jīng)環(huán)路濾波后產(chǎn)生自動(dòng)頻率控制字，控制壓控振蕩器的輸出，調整由于頻率漂移造成的相位波動(dòng)。
相鄰符號的“點(diǎn)積(dot)”和“叉積(cross)”是DPSK解調和鑒相的基本運算。設Ik、Qk表示當前符號的I/Q路相關(guān)值，Ik-1、Qk-1表示前一符號的I/Q路相關(guān)值，則：
Dot(k)=Ik