測試復雜的多總線(xiàn)SoC器件

使用多個(gè)復雜的總線(xiàn)已經(jīng)成為系統級芯片(SoC)器件的標準，這種總線(xiàn)結構的使用使測試工程師面臨處理多個(gè)時(shí)鐘域問(wèn)題的挑戰。早期器件的測試中，工程師可以依賴(lài)某些自動(dòng)化測試設備(ATE)的雙時(shí)域能力測試相對簡(jiǎn)單的總線(xiàn)結構。
目前測試工程師面臨更復雜的SoC器件，這些器件反應了越來(lái)越多使用多個(gè)高速總線(xiàn)結構的趨勢。使用有效的技術(shù)和下一代測試系統，如Credence(科利登)的Octet，測試工程師能夠成功地管理與復雜SoC器件(如北橋器件)中多總線(xiàn)結構相關(guān)的獨立時(shí)鐘域。通過(guò)掌握ATE的能力，測試開(kāi)發(fā)過(guò)程中，測試工程師能夠開(kāi)發(fā)出更有效的解決方案，加速這些復雜器件的面市時(shí)間。多總線(xiàn)結構傳統地被認為是最大化系統生產(chǎn)力成本效益的方法，尤其在高度集成的制造工藝被廣泛使用之前的處理器設計中，因為那時(shí)無(wú)法生產(chǎn)成本效益較高的片上高速緩存。早期的微處理器使用簡(jiǎn)單的總線(xiàn)結構，只有兩組總線(xiàn)，每組總線(xiàn)有自己的時(shí)鐘域。在這些器件中，兩個(gè)時(shí)鐘域間有簡(jiǎn)單的倍數關(guān)系：例如后向高速緩存總線(xiàn)的工作速率是前端總線(xiàn)的兩倍。盡管這些器件可以采用與傳統ATE原理相同的方法測試，工程師發(fā)現，實(shí)際上時(shí)序設置資源將被耗盡，很多向量無(wú)法運行在那些測試系統上。對于更復雜的時(shí)鐘域應用，測試工程師可以利用流行的技術(shù)，使用雙時(shí)域ATE系統測試這些器件。

多時(shí)鐘域器件
測試這些早期器件充滿(mǎn)了挑戰性。目前，測試工程師必須處理包含多個(gè)工作在獨立時(shí)鐘域下的高速總線(xiàn)。同時(shí)這些器件的應用需求要求總線(xiàn)結構本身必須進(jìn)行改變。隨著(zhù)早期的并行總線(xiàn)變得越來(lái)越寬，越來(lái)越快，設計者面對不斷增加的困難，包括管理越來(lái)越多的數據和與并行總線(xiàn)設計中使用的常用系統時(shí)鐘相關(guān)的時(shí)鐘延遲。在這些情況下，不可能進(jìn)行簡(jiǎn)單的通過(guò)/失效(pass/fail)功能測試，因為時(shí)鐘延遲會(huì )引入足夠的變化，使本來(lái)固定的測試向量有非確定性。最近出現的源同步串行結構為設計者提供了獲得高速數據傳輸率的替換方法，這種方法不會(huì )引入與高速并行總線(xiàn)有關(guān)的延遲問(wèn)題。該方法中，接收器件將發(fā)送器件發(fā)出的時(shí)鐘和數據一同取出。
為了測試這些多時(shí)鐘域總線(xiàn)和較新的異步串行總線(xiàn)，工程師需要一種測試系統，這種系統可以盡可能地模擬器件，最終對其進(jìn)行測試。這叫做原型模式測試(見(jiàn)圖1)。 在原型模式下進(jìn)行測試，可以改進(jìn)總的失效覆蓋率和器件診斷，因為可以獨立改變任一總線(xiàn)和保持其它總線(xiàn)的運行速度。具備這個(gè)能力還可以改進(jìn)測試時(shí)間，因為時(shí)間設置不需要改變，且測試向量/時(shí)序較容易開(kāi)發(fā)。
為了滿(mǎn)足快速變化的消費者需求，先進(jìn)的器件，如用于個(gè)人計算機系統的北橋和南橋器件，現在包括兩個(gè)以上的時(shí)鐘域，更復雜的是還包括數據速率超過(guò)400Mb/s的高速串行總線(xiàn)。北橋和南橋是傳統個(gè)人計算機結構中的兩個(gè)關(guān)鍵器件。南橋處理系統I/O功能，北橋負責系統處理器、圖形子系統、存儲器和PCI 夾層總線(xiàn)間的高速通信。
復雜IC(如北橋器件)的特點(diǎn)是能夠完全獨立操作的高速總線(xiàn)，所以測試必須支持獨立的周期長(cháng)度和有獨立循環(huán)和匹配循環(huán)功能的時(shí)序設置。
例如，圖2中北橋器件有三個(gè)獨立的時(shí)域，三個(gè)時(shí)域間速率沒(méi)有整數關(guān)系。本例中3ns時(shí)域產(chǎn)生了問(wèn)題。通過(guò)時(shí)序設置切換，這個(gè)時(shí)鐘域的時(shí)序可以被強行轉換為1.875ns時(shí)序周期。測試工程師也可以將器件的測試向量拆分為一個(gè)3ns時(shí)域和一個(gè)1.875ns時(shí)域，在兩個(gè)獨立的時(shí)間基礎下同時(shí)運行兩個(gè)向量。圖2描述了測試中需要支持的多種總線(xiàn)速度關(guān)系的一種。這些總線(xiàn)可以在測試過(guò)程中改變它們之間的速度關(guān)系：某些情況下，一組總線(xiàn)與其它總線(xiàn)速率是非整數關(guān)系，另外一些情況下，其它總線(xiàn)又成為問(wèn)題，增加了多時(shí)域器件中的時(shí)域。
早期的ATE結構通常只支持單一的高速時(shí)序發(fā)生，但是下一代測試系統，如Credence的Octet和Quartet，十多年前就可以支持四個(gè)或更多的域。使用先進(jìn)的多時(shí)域系統，如Octet提供的工具和特性，測試工程師能夠進(jìn)行成本效益較高的測試，可以滿(mǎn)足復雜多時(shí)域IC，如北橋器件的測試需求。

測試開(kāi)發(fā)
處理這種復雜度的器件，測試開(kāi)發(fā)必須對被測器件有廣泛的了解。通常，復雜器件被送到測試部門(mén)而沒(méi)有足夠的來(lái)自設計部門(mén)的器件數據，測試工程師要將器件返還給工程部門(mén)，取得所需的數據。過(guò)去，測試工程師只需要知道電源引腳和地引腳的位置，I/O引腳的分配則可以任意進(jìn)行?？焖倏偩€(xiàn)器件出現后，工程師發(fā)現他們必須對測試系統資源做特殊分配，以管理這些高速總線(xiàn)。將來(lái)，PCI高速總線(xiàn)和其它源同步總線(xiàn)(SSB)要分配特殊的測試系統通道資源，達到既可以支持傳統數字測試功能，又能支持新的用于測試SSB的測試功能，如抖動(dòng)發(fā)生/探測，偽隨機位數據流的發(fā)生和捕獲，以及時(shí)鐘恢復功能。隨著(zhù)數據速率不斷增加，測試工程師需要更細致的關(guān)于被測器件的數據，以設計出合適的測試結構和過(guò)程。隨著(zhù)這些器件的數據速率超過(guò)幾百Mb/s，測試設置變得更加關(guān)鍵，需要對結構設計更加小心。工程師必須保證差分路徑長(cháng)度和阻抗的匹配，并盡可能地使用高質(zhì)量的器件。如果沒(méi)有認真地考慮這些問(wèn)題，工程師會(huì )發(fā)現，導致測試失效的原因是不合適的負載板設計和信號路徑，而不是器件本身的失效。沒(méi)有關(guān)于被測器件全面的信息，工程師不能保證可以對來(lái)自設計部門(mén)的所有測試向量進(jìn)行測試。一組總線(xiàn)的工作速度可能高于設計速度，這將導致芯片的重加工。而低速設計中，任何ATE的輸入/輸出引腳可以分配給任一DUT輸入/輸出引腳，所以不用考慮這些問(wèn)題。以前關(guān)于被測器件的信息可以在開(kāi)發(fā)測試結構的同時(shí)進(jìn)行了解，而今天理解被測器件則有必要在開(kāi)發(fā)之前進(jìn)行。如果工程師沒(méi)有足夠關(guān)于被測器件的信息，不僅會(huì )增加負載板重設計加工的風(fēng)險(通常加工這些負載板需要15000-30000美元)，同時(shí)也無(wú)法滿(mǎn)足客戶(hù)緊迫的產(chǎn)品開(kāi)發(fā)進(jìn)度。所以，進(jìn)行結構布局之前，測試工程師應該盡可能多地收集有關(guān)器件總線(xiàn)功能的信息，包括總線(xiàn)標準和從CAD部門(mén)了解器件中使用總線(xiàn)的特性。
通過(guò)比較設計部門(mén)提供的數據和公開(kāi)發(fā)表的標準，測試工程師能夠對被測器件總體的信息和特定時(shí)鐘域的特殊性有更好的了解。有了這些信息，測試工程隊伍能夠掌握器件的關(guān)鍵特性，包括獨立時(shí)鐘域的數量；每個(gè)時(shí)鐘域的最高頻率；每個(gè)時(shí)鐘域的管腳數；最小電壓擺幅；差分信號；端接。

多時(shí)鐘域測試方法
如圖2 所示，北橋部分電路的特點(diǎn)是有多種總線(xiàn)，若對這部分進(jìn)行測試，需要將獨立時(shí)鐘域限制在一定的數量。這些總線(xiàn)由內部鎖相環(huán)定時(shí)，內部鎖相環(huán)使用頻率較低的時(shí)鐘作為參考時(shí)鐘。前端總線(xiàn)(FSB)的時(shí)鐘頻率為133MHz，但數據可能以四倍于這個(gè)速率的頻率傳輸。這個(gè)例子中，AGP的時(shí)鐘是66MHz，但內部鎖相環(huán)將該時(shí)鐘8倍頻后獲得533MHz的頻率?！癚uad Pumped”是另一種表達方式，說(shuō)明數據由一個(gè)內部時(shí)鐘定時(shí)，這個(gè)時(shí)鐘頻率是主時(shí)鐘的三倍。
北橋電路中，盡管多個(gè)不同的時(shí)鐘可以歸為同一時(shí)鐘域，但是DCLKIN引腳(存儲器時(shí)鐘)無(wú)法與支持其它時(shí)鐘的測試周期保持整數倍的關(guān)系。為了處理這種不同步的波形，支持時(shí)序設置的測試系統能夠提供在連續的向量中進(jìn)行不同時(shí)序沿放置的能力。例如，測試向量發(fā)生軟件能夠生成八個(gè)時(shí)序設置的重復向量，該向量可以在測試系統中進(jìn)行復制。
在SoC測試系統中，如Octet, 測試工程師可以較容易地支持多個(gè)時(shí)序設置。而使用早期的ATE，測試工程師發(fā)現支持較高頻率方面會(huì )受到限制，或者ATE根本不支持任何時(shí)序設置。
通常，測試工程師可以從兩個(gè)常用的方案中任選一個(gè)來(lái)處理多時(shí)鐘域問(wèn)題：使用單一測試系統周期或多個(gè)測試系統周期。
?單一的測試系統周期。這種方法中，測試向量利用時(shí)序設置減少時(shí)鐘域關(guān)系。這種方法的好處是測試結構布局不依賴(lài)具體器件；缺點(diǎn)是所有被鎖定的時(shí)鐘頻率必須為某個(gè)基本時(shí)鐘的倍數，測試工程師不能對每個(gè)總線(xiàn)獨立進(jìn)行頻率參數的shmoo調試。而且這種方法可能會(huì )耗盡所用ATE的時(shí)序設置/時(shí)序沿存儲器資源，一旦這種情況發(fā)生，測試向量必須重新仿真生成，才能保證所有的時(shí)鐘和數據速率是整數倍關(guān)系。
?多個(gè)測試系統周期。這種方法中，測試向量被拆分為多個(gè)向量，每個(gè)向量是以不同的測試周期仿真生成的。這種方法對時(shí)序設置資源的要求較低，允許不同時(shí)域的獨立編程。而另一方面，這種方法對測試板結構有依賴(lài)性，且CAD到測試的過(guò)程更復雜，需要合適的ATE軟件支持。
最理想的是同時(shí)使用兩種方法，測試工程師可以靈活的進(jìn)行時(shí)域調試，但同時(shí)也增加了測試向量的處理工作。
將測試向量轉換為符合測試系統周期標準的過(guò)程叫做“周期化”。典型的測試向量發(fā)生工具不作特殊定義，會(huì )生成有單一時(shí)域的向量，但很多較老ATE平臺的時(shí)序設置資源有限，這樣生成的向量無(wú)法在這種測試系統上運行或必須降低測試頻率。采用多測試系統周期生成向量會(huì )更困難，但測試工程師可以在不同測試速度下只對一部分I/O進(jìn)行處理。測試過(guò)程中不同的向量組被加載并獨立地運行。如果對引腳的排列不作特殊設定，則很難分辯用于不同時(shí)鐘域的引腳。這種情況下可以使用腳本程序將向量文件中的引腳按不同的總線(xiàn)分組以便于檢驗。不同的ATE在支持時(shí)鐘域數量和每個(gè)時(shí)鐘域可包含引腳數方面有不同的限制。所以，工程師在設計測試結構前理解器件時(shí)鐘域的要求非常重要。

測試系統問(wèn)題
除了了解被測器件的特性，測試工程師要有效地使用多時(shí)鐘域測試方法理解所有測試系統的能力同樣重要。除知道測試系統支持的時(shí)域數量外，工程師還需要理解時(shí)序設置資源和高頻限制。高速測試中的關(guān)鍵問(wèn)題是環(huán)路延遲(RTD)。
RTD是信號從測試系統的PE卡驅動(dòng)電路將信號傳輸到DUT，再從DUT返回PE卡所用的時(shí)間。測試過(guò)程中，測試系統將信號傳輸到DUT的路徑長(cháng)度延長(cháng)了器件有效的引腳間延時(shí)。Octet測試系統的特點(diǎn)之一是信號傳輸路徑非常短，但是對多數ATE來(lái)說(shuō)，信號從PE卡傳送到DUT的距離都大于器件實(shí)際應用中與系統其它組成器件間的通訊距離。即使從測試接口板到DUT間的距離很短，還要考慮到測試頭內部彈簧針到PE卡驅動(dòng)器的距離。
盡管ATE的PE卡中對RTD做了補償，但如果測試向量中編程的信號狀態(tài)轉換時(shí)間小于信號從PE卡傳送到DUT所需的時(shí)間，就可能出現問(wèn)題，因為這時(shí)測試系統試圖在器件狀態(tài)轉換的同時(shí)對器件輸出進(jìn)行采樣。這種情況下ATE的采用對象是PE驅動(dòng)器而不是DUT。當器件工作在120Mb/s(周期為8.3ns)速率以上時(shí)，對于沒(méi)有死態(tài)或等待狀態(tài)的引腳輸出到輸入狀態(tài)的轉換，RTD會(huì )引起問(wèn)題。120Mb/s的數據傳輸速率考慮了可能的數據建立/保持和傳輸延遲因素，如果數據不為零，這些因素會(huì )將時(shí)鐘和數據關(guān)系復雜化。
測試工程師可以使用不同的方法處理RTD問(wèn)題。一種方法是，仿真的時(shí)候為器件引腳從輸出到輸入狀態(tài)轉換設定足夠的時(shí)間?？紤]到RTD因素，這一時(shí)間通常需延長(cháng)2~6ns，具體的時(shí)間由不同的ATE特性決定。另一種方法包括當引腳從輸出狀態(tài)到輸入狀態(tài)轉換時(shí)，不對輸出周期進(jìn)行采樣，但這種方法會(huì )減小錯誤覆蓋率。一個(gè)更有效的方法是使用“fly-by”端接，這是一種消除RTD的方法?！癴ly-by”技術(shù)使用測試系統兩個(gè)引腳：一個(gè)用于驅動(dòng)數據，另一個(gè)用于讀取數據。除了消除RTD，這種方法還可以使測試工程師能夠使用被測器件的測試板驗證測試系統的時(shí)序精度。
使用測試系統軟件提供的示波器工具，“fly-by”技術(shù)還可以提供干凈的波形。
實(shí)際上結合shmoo圖等工具，ATE示波器檢驗可以為測試工程師提供驗證測試設置功能的工具。通過(guò)仔細檢驗示波器數據，測試工程師可以更好的理解到達DUT的信號。實(shí)際上高速測試中，測試工程師有理由懷疑任何沒(méi)有經(jīng)過(guò)示波器檢驗的輸入DUT的波形。同時(shí)示波器的質(zhì)量決定測量波形的質(zhì)量?！?/P>