低功耗SoC存儲器設計選擇

當今的設計師面對無(wú)數的挑戰：一方面他們必須滿(mǎn)足高技術(shù)產(chǎn)品不斷擴展的特性需求，另一方面卻不得不受到無(wú)線(xiàn)和電池裝置的電源限制。沒(méi)有任何技術(shù)在這方面的要求比SoC的設計更為明顯，在這種設計中，高級工藝比從前復雜的多。然而，上述技術(shù)造成了新的電源問(wèn)題?，F代SoC系統的關(guān)鍵之一就是：嵌入存儲器在芯片中的比例在不斷增長(cháng)。當存儲器開(kāi)始主導SoC時(shí)，應用節能技術(shù)使存儲器獲得系統電源變得十分重要。
重要問(wèn)題之一就是：在系統結構方面，是嵌入系統存儲器還是把存儲器放在SoC之外。在以前的技術(shù)中，電源不是要考慮的一個(gè)主要因素，而成本是決定是否嵌入存儲器的主導因素。
傳統的DRAM在外部存儲器中占主導地位，因為它比其它類(lèi)型的存儲器具有更低的成本。隨著(zhù)時(shí)間的推移，DRAM的價(jià)格已經(jīng)由PC機的高速緩存需求來(lái)推動(dòng)。因此，中密度的同步DRAM SDRAM已經(jīng)在合理的價(jià)位上廣泛應用。但是最近，PC業(yè)正在向大密度DDR DRAM過(guò)渡。伴隨著(zhù)這個(gè)過(guò)渡，適合嵌入式系統應用的DRAM價(jià)位已經(jīng)上升，使得外部存儲器比以前有更低的成本效益。
嵌入式存儲器比外部存儲器有更多的系統電源要求。通常，功率預算基于每一個(gè)芯片而不是全部系統功耗?？紤]到整個(gè)功率預算，適當的電源分配可以實(shí)現有效的電源使用。
假設一個(gè)嵌入式系統具有一個(gè)基于SoC 的處理器和4Mb的存儲器。該存儲器接口有32條數據線(xiàn)和20條地址和控制線(xiàn)。假設一半信號在某一時(shí)刻轉變，那么需要考慮26個(gè)信號的電源問(wèn)題。這些信號有一個(gè)8-10pF的有效負載，具體如下：
?4pF為輸出驅動(dòng)器，包括靜電保護；
?1pF為輸出；
?2pF為輸入緩沖器，包括靜電保護；
?1pF為輸入；
?小于2pF為引線(xiàn)和PCB線(xiàn)。
計算出電源分配為1/2CV2。假定I/O電壓是2.5 V ，存儲器工作在100MHz ，在進(jìn)行存儲操作時(shí)，I/O的功耗大約是81mA。 從電池需求的角度來(lái)看，這顯然太多了。
過(guò)去，成本決定是否嵌入存儲器，而如今無(wú)線(xiàn)和電池供電應用的要求更加青睞系統存儲器的嵌入。
主用和待機功率
當規劃低功率操作時(shí)，重要的是檢查各種存儲器的因素，既要檢查主用操作也要檢查待機操作。通常的一種低功率做法就是盡可能地使存儲器“休眠”或者處于待用模式下。以往的應用依賴(lài)于小量使用時(shí)間和大量的停機時(shí)間，從電源管理方面看，這適合于休眠的方法?，F在的應用則依賴(lài)于要求更多時(shí)間的新特征。例如，一個(gè)2G手機的功能主要由無(wú)線(xiàn)通信的呼叫和呼叫管理功能組成。對協(xié)議堆棧、菜單系統和便箋簿，一個(gè)2Mb的SRAM就足夠了。相對而言，3G手機支持數據業(yè)務(wù)、WEB瀏覽器、音頻播放器和MPEG-4視頻等服務(wù)。這些手機要求多達16Mb的SRAM。這些需求增加了存儲器功率的需要。
當今的設計師能夠選擇各種各樣的嵌入式存儲器技術(shù)。包括6個(gè)晶體管存儲器(6T)、嵌入式DRAM(eDRAM)和1T-SRAM。實(shí)際中，要考慮各種技術(shù)的優(yōu)點(diǎn)來(lái)做出適當的決定。
當功率是一個(gè)主要考慮因素時(shí)，成本就是一個(gè)不能被忽視的因素。成本將直接轉化到芯片面積中——存儲器越小，越節省成本。6T存儲器由一個(gè)包含6個(gè)晶體管的閉鎖存儲器單元組成。很多晶體管轉變成一個(gè)大單元，導致存儲器是其競爭對手的大約2倍。1T-SRAM和 eDRAM由單個(gè)晶體管、單個(gè)電容器單元(1T1C)組成，產(chǎn)生了一個(gè)緊湊的存儲器單元。這兩種技術(shù)的工藝是不同的，eDRAM要求更昂貴的工藝，而1T-SRAM則使用一個(gè)標準的邏輯工藝。
主用功率是指存儲器讀寫(xiě)訪(fǎng)問(wèn)所消耗的功率。6T單元，具有一個(gè)閉鎖的結構，因為有門(mén)閉鎖的動(dòng)作和更大的單元尺寸，所以將耗費更多的功率。另外，大型的6T通常包括產(chǎn)生高節點(diǎn)電容和汲取更大功率的長(cháng)金屬線(xiàn)。相比而言，eDRAM和1T-SRAM通過(guò)存儲器單元中的電容充放電來(lái)讀寫(xiě)數據。1T1C單元的小尺寸導致了線(xiàn)長(cháng)度更小、節點(diǎn)電容更低，消耗更低的功率。另外，1T-SRAM使用了更短金屬線(xiàn)并節省功率的多庫結構。
待機功率是指沒(méi)有讀或寫(xiě)訪(fǎng)問(wèn)存儲器時(shí)所消耗的功率。隨著(zhù)精細的幾何工藝(013mm甚至更小)的到來(lái)，漏電已經(jīng)成為主要考慮因素。據估計，對于第一代芯片，泄漏電流將平均增加7.5倍。在嵌入式存儲器中，門(mén)泄漏相對于待機功率已不容忽視。
每一種存儲器技術(shù)處理待機功率的方法是不一樣的。從理論上講，6T已經(jīng)有最佳的待機功率，因為閉鎖的存儲器消耗的功率可以忽略不計。但是，因為6T單元的基本結構，它仍然受到漏電流的影響。0.13mm及以下的6T泄漏產(chǎn)生了比0.18mm及以上的6T存儲器陣列高得多的待機電流。使用電路技術(shù)改進(jìn)6T泄漏時(shí)，在先進(jìn)工藝中使用6T設計常常會(huì )受待機電流的影響。
eDRAM和1T-SRAM沒(méi)有相似的漏電效果。電池單元更小， 在設計中沒(méi)有泄漏的途徑。1T1C單元引起的待機功率的主要原因是需要刷新逐漸衰減的電容充電所需的電流。eDRAM在待機期間使用一個(gè)標準刷新操作以保持數據。1T-SRAM技術(shù)使用一個(gè)內部待機模式來(lái)提供最佳刷新，這個(gè)刷新導致待機功率大大小于6T泄漏或者eDRAM刷新?！?(軍庫譯)