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年首次PCB設計師活動(dòng)日邀請函
- 時(shí)間： 2010年3月17日 地點(diǎn)： 上海東錦江索菲特大酒店 IPC設計師理事會(huì )中國分會(huì )將于2010年3月17日舉辦2010年度首次PCB設計師活動(dòng)日。此次活動(dòng)日將邀請二位理事會(huì )的國內專(zhuān)家及一位IPC總部的PCB設計專(zhuān)家做有關(guān)PCB設計的專(zhuān)題演講。 三位專(zhuān)家將在設計師活動(dòng)日做精彩演講，與理事會(huì )成員共享交流他們在PCB設計領(lǐng)域的經(jīng)驗。 誠邀您的光臨! 1. 日程安排 IPC設計師理事會(huì )中國分會(huì )2010年首次PCB設計師活動(dòng)日日程安排
- 關(guān)鍵字： PCB DFM CAD
Cadence為T(mén)SMC提供高級可制造性設計(DFM)解決方案
- Cadence設計系統公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開(kāi)發(fā)參考流程，提供低功耗設計能力和高級DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠(chǎng)的40納米工藝節點(diǎn)，使用光刻物理分析和強化的統計靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
- 關(guān)鍵字： Cadence 晶圓 設計 DFM 低功耗
Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 “TSMC和Cadence之間的合作提供了自動(dòng)化的設計技術(shù)，這是在高級工藝節點(diǎn)上實(shí)現低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設計基礎架構營(yíng)銷(xiāo)部高級主管S.T. Juang說(shuō)。 Cadence已經(jīng)在多
- 關(guān)鍵字： Cadence TSMC DFM
65nm后，DFM的作用將逐步體現
- IC芯片產(chǎn)業(yè)在進(jìn)入納米時(shí)代后，生產(chǎn)工藝復雜度和物理極限等局限開(kāi)始挑戰被稱(chēng)為定律的“Moor’s Law”。同時(shí)，EDA技術(shù)的發(fā)展不但完全融入到電子產(chǎn)品的設計和定型過(guò)程中，并且開(kāi)始涉足包括存檔、生產(chǎn)、制造、測試等環(huán)節，幫助IC產(chǎn)業(yè)迎接工藝極限的挑戰。 作為EDA行業(yè)的佼佼者，Mentor Graphics公司一年一度的“Mentor Graphics EDA Tech Forum 2007”備受關(guān)注。今年的技術(shù)論壇以 “洞悉您最復雜的設計挑戰!”為主題在全球18個(gè)城市巡回開(kāi)展。8月31日，Ment
- 關(guān)鍵字： 嵌入式系統 單片機 0710_A 雜志_業(yè)界風(fēng)云 DFM MCU和嵌入式微處理器
迎接納米級IC設計挑戰 DFM應成為普及化概念
- 有鑒于半導體產(chǎn)業(yè)正試圖解決可制造性設計(DFM)問(wèn)題，參與月前在美國舉行之SemiconWest展會(huì )上的一場(chǎng)小組座談的EDA產(chǎn)業(yè)專(zhuān)家表示，可以從可測試性設計(design-for-test，DFT)的技術(shù)發(fā)展歷程中取經(jīng)。 該場(chǎng)小組座談會(huì )的主持人、市場(chǎng)研究公司GarySmithEDA總裁GarySmith表示：「真正的DFM是個(gè)大問(wèn)號，如果它跟隨DFT的腳步，得花上幾年時(shí)間才能在設計社群中扎根?！顾赋?，半導體公司基本上是把DFT強迫推銷(xiāo)給設計工程師
- 關(guān)鍵字： 嵌入式系統 單片機 納米 IC DFM 嵌入式
數字IC設計平臺的最新軟件版本
- CADENCE發(fā)布了Cadence Encounter 數字IC設計平臺的最新軟件版本，增加了業(yè)內領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規?；旌闲盘栐O計支持，具有對角布線(xiàn)能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進(jìn)半導體設計提供更佳的易用性，更短的設計時(shí)間以及更高的性能。 “最新版本Enc
- 關(guān)鍵字： CADENCE DFM ENCOUNTER 電源技術(shù) 模擬技術(shù) EDA IC設計
Synopsys公司發(fā)布DFM新系列產(chǎn)品
- 解決45納米及以下工藝相關(guān)變異問(wèn)題 創(chuàng )新的工藝識別DFM系列產(chǎn)品有助于設計者減少工藝變異的影響， 改善先進(jìn)半導體的制造設計 全球領(lǐng)先的電子設計自動(dòng)化（EDA）軟件工具領(lǐng)導廠(chǎng)商Synopsys推出了具備工藝識別功能的可制造性設計(DFM)新系列產(chǎn)品PA－DFM，用于分析45納米及以下工藝定制/模擬設計階段的工藝變異的影響。隨著(zhù)工藝尺寸的日益減小，先進(jìn)硅技術(shù)將引起更多如應力工程的變異問(wèn)題，這將越來(lái)越影響電路的性能。Synopsys PA-DFM系列的核心產(chǎn)品Seismos 和 P
- 關(guān)鍵字： DFM Synopsys 通訊 網(wǎng)絡(luò ) 無(wú)線(xiàn)
dfm介紹
DFM(Design for Manufacture)是指可制造設計，過(guò)去在芯片設計流程中，IC設計業(yè)者將電路設計交由晶圓代工廠(chǎng)生產(chǎn)的垂直分工，在進(jìn)入先進(jìn)制程技術(shù)時(shí)遇到了困難，原因是制程技術(shù)愈來(lái)愈復雜，設計與生產(chǎn)之間的整合溝通必須更加緊密，因此，IC制造業(yè)者必須有套完整的DFM，讓IC設計業(yè)者得以用其中的設計流程等規范早期便融入設計IC階段中，以提升芯片的設計、生產(chǎn)效率。因此，從制造者的觀(guān)點(diǎn)， [ 查看詳細 ]
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