研究了硅基液晶(LCoS)場(chǎng)序彩色顯示驅動(dòng)系統的設計與實(shí)現.該系統以FPGA作為主控芯片,用兩片高速DDR2 SDRAM作為幀圖像存儲器.通過(guò)對圖像數據以幀為單位進(jìn)行處理,系統將并行輸入的紅、綠、藍數據轉換成申行輸出的紅、綠、藍單色子幀.將該驅動(dòng)系統與投影光機配合,實(shí)現了分辨率為800×600的LCoS場(chǎng)序彩色顯示.
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硅基液晶 DDR FPGA
SDRAM的讀寫(xiě)邏輯復雜，最高時(shí)鐘頻率達100 MHz以上，普通單片機無(wú)法實(shí)現復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設計SDRAM接口控制模塊，簡(jiǎn)化主機對SDRAM的讀寫(xiě)控制。通過(guò)設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統的存儲空間。
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刷新時(shí)序 CPLD SDRAM
介紹了SDRAM的存儲體結構、主要控制時(shí)序和基本操作命令，并且結合實(shí)際系統，給出了一種用FPGA實(shí)現的通用SDRAM控制器的方案。
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VHDL 狀態(tài)機 SDRAM
隨著(zhù)數據存儲量的日益加大以及存儲速度的加快，大容量的高速存儲變得越來(lái)越重要。內存條既能滿(mǎn)足大容量的存儲又能滿(mǎn)足讀寫(xiě)速度快的要求，這樣使得對內存條控制的應用越來(lái)越廣泛。首先介紹了內存條的工作原理，內存條電路設計的注意事項，以及如何使用FPGA實(shí)現對DDR內存條的控制，最后給出控制的仿真波形。
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DDR 內存條 FPGA
差分時(shí)鐘是DDR的一個(gè)重要且必要的設計，但大家對CK#（CKN）的作用認識很少，很多人理解為第二個(gè)觸發(fā)時(shí)鐘，其實(shí)它的真實(shí)作用是起到觸發(fā)時(shí)鐘校準的作用。
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DDR 差分時(shí)鐘 DRAM DDR2
在“2017慕尼黑上海電子展”前夕的“汽車(chē)技術(shù)日”上，ISSI技術(shù)市場(chǎng)經(jīng)理田步嚴介紹了車(chē)用存儲器市場(chǎng)，包括：信息娛樂(lè )、ADAS、儀表總成、connectivity telematics四大類(lèi)。
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汽車(chē) SRAM DRAM SDRAM e.MMC 201704
實(shí)驗目的：改變“點(diǎn)燈大法”的執行地點(diǎn)，從NandFlash的Steppingstone轉到SDRAM中執行，借此掌握存儲控制器的使用?！ ?shí) 驗環(huán)境及說(shuō)明：恒頤S3C2410開(kāi)發(fā)板H2410。H2410核心板擴展有64MB的SDRAM，用于設置程序堆棧和存放各種變量。SDRAM選用了兩 片三星公司的K4S561632(4M*16bit*4BANK)，兩片拼成32位數據寬度的SDRAM存儲系統，并映射到S3C2410的 SROM/SDRAM的BANK6，地址范圍是0x300
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ARM SDRAM
存儲器共有13個(gè)寄存器，BANK0~BANK5只需要設置BWSCON和BANKCONx(x為0~5)兩個(gè)寄存器;BANK6、BANK7外接SDRAM時(shí)，除了BWSCON和BANKCONx(x為6、7)外，還要設置REFRESH、BANKSIZE、MRSRB6、MRSRB7等4個(gè)寄存器。下面分類(lèi)說(shuō)明(“[y:x]”表示占據了寄存器的位x、x+1、……、y)：
1. 位寬和等待控制寄存器BWSCON(Bus Width & Wait Sta
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ARM SDRAM
一、內存測試中的難點(diǎn)內存廣泛應用于各類(lèi)電子產(chǎn)品中，內存測試也是產(chǎn)品測試中的熱點(diǎn)和難點(diǎn)。內存測試中最為關(guān)鍵的測試項目為DQ/DQS/CLK之間的時(shí)序關(guān)系。JEDEC規范規定測量這幾個(gè)信號之間的時(shí)序時(shí)測試點(diǎn)需要選擇在靠
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虛擬探測 DDR 信號去嵌測試
引言：DDR4 等存儲技術(shù)的發(fā)展帶動(dòng)存儲器速度與功率效率空前提升，僅僅停留在一致性測試階段，已經(jīng)不能滿(mǎn)足日益深入的調試和評估需求。DDR 存儲器的測試項目涵蓋了電氣特性和時(shí)序關(guān)系，由JEDEC明確定義，JEDEC 規范并
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高速存儲器 一致性測試 DDR
DDR3 SDRAM內存的總線(xiàn)速率達到600 Mbps to 1.6 Gbps (300 to 800 MHz)，1.5V的低功耗工作電壓，采用90nm制程達到2Gbits的高密度。這個(gè)架構毫無(wú)疑問(wèn)更快、更大，每比特的功耗也更低，但是如何實(shí)現FPGA和DDR3 SDRAM DI
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SDRAM FPGA DDR3 接口設計
實(shí)現數據的高速大容量存儲是數據采集系統中的一項關(guān)鍵技術(shù)。本設計采用Altera 公司Cyclone系列的FPGA 完成了對DDR SDRAM 的控制，以狀態(tài)機來(lái)描述對DDR SDRAM 的各種時(shí)序操作，設計了DDR SDRAM 的數據與命令接口。用控
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SDRAM FPGA DDR 控制器
高速SDRAM存儲器接口電路設計SDRAM可作為軟嵌入式系統的(NIOS II)的程序運行空間，或者作為大量數據的緩沖區。SDRAM是通用的存儲設備，只要容量和數據位寬相同，不同公司生產(chǎn)的芯片都是兼容的。一般比較常用的SDRAM
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SDRAM FPGA 最小系統 電路分析
摘要：為了解決在一個(gè)屏幕上收看多個(gè)信號源的問(wèn)題，對基于FPGA技術(shù)的視頻圖像畫(huà)面分割器進(jìn)行了研究。研究的主要特色在于構建了以FPGA為核心器件的視頻畫(huà)面分割的硬件平臺，首先，將DVI視頻信號，經(jīng)視頻解碼芯片轉換為
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FPGA DDR2 SDRAM 視頻提取 圖像合成
高速電路設計領(lǐng)域，關(guān)于布線(xiàn)有一種幾乎是公理的認識，即“等長(cháng)”走線(xiàn)，認為走線(xiàn)只要等長(cháng)就一定滿(mǎn)足時(shí)序需求，就不會(huì )存在時(shí)序問(wèn)題。本文對常用高速器件的互連時(shí)序建立模型，并給出一般性的時(shí)序分析公式。為
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PCB DDR SDRAM PHY芯片
ddr-sdram介紹
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