高速數字電路設計：互連時(shí)序模型與布線(xiàn)長(cháng)度分析

高速電路設計領(lǐng)域，關(guān)于布線(xiàn)有一種幾乎是公理的認識，即“等長(cháng)”走線(xiàn)，認為走線(xiàn)只要等長(cháng)就一定滿(mǎn)足時(shí)序需求，就不會(huì )存在時(shí)序問(wèn)題。本文對常用高速器件的互連時(shí)序建立模型，并給出一般性的時(shí)序分析公式。為體現具體問(wèn)題具體分析的原則，避免將公式當成萬(wàn)能公式，文中給出了MII 、RMII、RGMII和SPI的實(shí)例分析。實(shí)例分析中，結合使用公式分析和理論分析兩種方法，以實(shí)例證明公式的局限性和兩種方法的利弊。本文最后還基于這些實(shí)例分析，給出了SDRAM和DDR SDRAM等布線(xiàn)的一般性原則。

本文通過(guò)實(shí)例指明時(shí)序分析的關(guān)鍵在于：對具體時(shí)序理解透徹的基礎上，具體問(wèn)題具體分析，不能一味的套用公式，更不是通過(guò)走線(xiàn)的等長(cháng)來(lái)解決時(shí)序問(wèn)題。

1. 典型高速器件互連時(shí)序模型

圖 1給出通用高速器件互連接口簡(jiǎn)化模型。圖中，左側虛線(xiàn)框表示通信器件雙方的主控端。常見(jiàn)的實(shí)際情形有：SDRAM控制器、SPI主控制器等。經(jīng)過(guò)適當的演化，基于本模型很容易得到I2C主控端、MII接口的TX組模型、RMII共享時(shí)鐘模型以及DDR控制信號與地址信號的互連模型等。右側虛線(xiàn)框表示通信中的被動(dòng)端。本模型中，數據是雙向的，但是時(shí)鐘是單一方向。簡(jiǎn)單地說(shuō)，就是時(shí)鐘單一方向發(fā)送，數據雙向傳遞。這個(gè)特點(diǎn)是本模型的適應場(chǎng)景。

圖1 簡(jiǎn)化的器件互連模型

圖 2 是基于本模型的數據寫(xiě)時(shí)序關(guān)系圖。圖中，T0表示主控端內部時(shí)鐘發(fā)生器CLK發(fā)出的時(shí)鐘到達觸發(fā)器Q1時(shí)鐘輸入端的延時(shí);T1表示觸發(fā)器Q1接受到時(shí)鐘后到Q1輸出端出現數據的延時(shí);T2表示主控端內部時(shí)鐘發(fā)生器CLK發(fā)出的時(shí)鐘到主控端外部時(shí)鐘輸出引腳的延時(shí);T3表示內部觸發(fā)器Q1輸出的數據到達主控端外部數據輸出引腳的延時(shí)。通常，半導體制造商不會(huì )給出T0-T3這些參數，通常會(huì )給出一個(gè)用于反映這些參數最終等價(jià)效果的參數，即主控端外部數據引腳上出現數據時(shí)相對于外部時(shí)鐘引腳出現時(shí)鐘信號的延時(shí)，這里記為T(mén)co。

圖2 數據寫(xiě)時(shí)序圖

時(shí)序分析最關(guān)心的參數是信號到達接受端的最終建立時(shí)間和保持時(shí)間是否符合器件要求。這里將建立時(shí)間和保持時(shí)間分別記為T(mén)setup和Thold。Tflt-clk和Tflt-data分別表示時(shí)鐘信號和數據信號的飛行時(shí)間，即他們在對應走線(xiàn)上的延時(shí)。Tjitter-clk和Tjitter-data分別代表時(shí)鐘信號和數據信號上的抖動(dòng)時(shí)間。

器件的建立時(shí)間和保持時(shí)間是通過(guò)描述器件外部的時(shí)鐘引腳和數據引腳上的時(shí)序關(guān)系來(lái)反映器件內部相關(guān)的時(shí)序延時(shí)和相關(guān)目標邏輯時(shí)序關(guān)系的集總參數。信號從器件的引腳到內部目標邏輯存在一定延時(shí)，同時(shí)內部邏輯需要最終的建立和保持時(shí)間，綜合器件內部的這些需求，最終得到器件對外的時(shí)序要求。

分析圖2中時(shí)鐘信號和數據信號的相互關(guān)系，可以發(fā)現：由于Tco的存在，如果器件間的時(shí)鐘和數據走線(xiàn)等長(cháng)，則在接收端，用于發(fā)送時(shí)間的邊沿不能用于數據的采樣。為了在接收端對數據進(jìn)行正確采樣，必須調整時(shí)鐘和數據走線(xiàn)的關(guān)系，有兩種方法：第一，時(shí)鐘走線(xiàn)長(cháng)于數據走線(xiàn)，使得數據飛行時(shí)間較時(shí)鐘短。此時(shí)，在接收端仍然可以使用產(chǎn)生數據的時(shí)鐘沿采樣數據;第二，數據走線(xiàn)比時(shí)鐘長(cháng)，使得數據飛行時(shí)間較時(shí)鐘長(cháng)。此時(shí)，可以使用使用產(chǎn)生數據時(shí)鐘沿的下一個(gè)上升沿采樣數據。

實(shí)際工程中，設計人員一般使用第二種方法并希望對于數字系統的建立時(shí)間和保持時(shí)間都留有一定裕量，因此我們可以得出下列公式，即建立時(shí)間公式：

(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max + Tjitter-clk+ Tjitter-data T (1)

和保持時(shí)間公式：

(Tco)min + (Tflt-data - Tflt-clk)min - Tjitter-clk- Tjitter-data > (Thold)min (2)

很顯然，Tco、Tflt-data 、Tflt-clk中，Tco是器件的固有參數，Tflt-data 和Tflt-clk取決于對應的PCB走線(xiàn)長(cháng)度和走線(xiàn)層等。如果Tflt-data 和Tflt-clk的差過(guò)小，則導致數據的保持時(shí)間不足;如果過(guò)大，則會(huì )使得建立時(shí)間不足。因此，Tflt-data 和Tflt-clk的差存在上限和下限雙重限制。

圖3 數據讀時(shí)序圖

圖3 是基于本模型的數據讀時(shí)序關(guān)系圖。圖中參數含義與前述相同。需要注意的是：在讀關(guān)系中，時(shí)鐘首先需要從主控端傳到從端，待從端發(fā)出的數據回到主控端后，才能由主控端對數據進(jìn)行采樣。因此，建立和保持時(shí)間的公式如下：

(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min + Tjitter-clk+ Tjitter-data T (3)

(Thold)min (Tco)min + (Tflt-data)min + (Tflt-clk)max - Tjitter-clk- Tjitter-data (4)

參數Tco、Tflt-data 、Tflt-clk中，To是器件的固有參數，Tflt-data 和Tflt-clk取決于對應的PCB走線(xiàn)長(cháng)度和走線(xiàn)層等。如果Tflt-data 和Tflt-clk的總和過(guò)小，則導致數據的保持時(shí)間不足;如果過(guò)大，則會(huì )使得建立時(shí)間不足。因此，Tflt-data 和Tflt-clk的和存在上限和下限雙重限制。

需要額外說(shuō)明的是，前述公式的分析中暗含一個(gè)結果，就是：默認器件的輸出保持時(shí)間和輸出延時(shí)是等時(shí)間的。實(shí)際上，不同的半導體器件具有不同的情況，即使同一個(gè)半導體器件，在每次輸出數據時(shí)也不一定是完全相同的。這正是本文開(kāi)始就一再強調的，時(shí)序分析的公式并不是萬(wàn)能的，盡管大多數情況均適用，鑒于現實(shí)世界中的情況多樣，必須具體問(wèn)題具體分析。

還有一個(gè)問(wèn)題：是否可以使用產(chǎn)生數據時(shí)鐘沿的次次上升沿采樣數據，或者更靠后的邊沿來(lái)采樣數據。圖4所示是1#時(shí)鐘沿發(fā)出的數據由3#時(shí)鐘沿采樣的例子，在前述內容中，1#時(shí)鐘沿發(fā)出的數據均由2#時(shí)鐘沿采樣。此處。為了在接收端有較好的建立和保持時(shí)間，可以看出數據的飛行時(shí)間最好要大于一個(gè)時(shí)鐘周期。假設此時(shí)鐘周期為40ns，表層走線(xiàn)，板材為FR-4，則數據線(xiàn)的最小長(cháng)度要635CM。即使時(shí)鐘周期為8ns，數據線(xiàn)最小長(cháng)度也要127CM。這顯然不是我們所希望的。因此，實(shí)際中使用產(chǎn)生數據時(shí)鐘沿的次上升沿來(lái)采樣數據。

圖4 使用數據產(chǎn)生沿的后續邊沿采樣數據

2. 時(shí)序分析實(shí)例

2.1 MII接口

MII接口是最常用的百兆以太網(wǎng)PHY芯片與MAC間的接口，表1和表2分別是某百兆PHY芯片和某MPU內部MAC的RX通道時(shí)序參數表。

表1 某PHY芯片RX通道時(shí)序參數表

表2 某MPU內MAC RX通道時(shí)序參數表

通過(guò)表格可以看出，MAC側要求RXD、RX_DV和RX_ER信號對RX_CLK信號的建立與保持時(shí)間最小為8ns，也就是實(shí)際的建立與保持時(shí)間不得小于8ns。假設RXD、RX_DV與RX_CLK信號從PHY側到MAC側的延時(shí)完全相同，則在MAC側有：

傳輸的時(shí)鐘周期為40ns;

最小的建立時(shí)間為40-tval =12ns;

最小的保持時(shí)間為thold = 10ns;

最小的建立時(shí)間和保持時(shí)間總和為22ns;

假設RXD、RX_DV和RX_ER信號對RX_CLK信號存在延時(shí)，則存在兩種極端情況：

當延時(shí)導致建立時(shí)間達到最低要求，即當相對延時(shí)為+4ns時(shí)，則在MAC側建立時(shí)間為8ns，保持時(shí)間為14ns;

當延時(shí)導致保持時(shí)間達到最低要求，即當相對延時(shí)為-2ns時(shí)，則在MAC側建立時(shí)間為14ns，保持時(shí)間為8ns;

假設MII接口走線(xiàn)在PCB表層，PCB板材為FR-4，可知信號傳輸速度大約為160ps/inch，綜合上述兩種情況，可以得出RXD、RX_DV和 RX_ER相對RX_CLK的走線(xiàn)長(cháng)度關(guān)系為：延遲+4ns時(shí)，RXD、RX_DV和RX_ER走線(xiàn)相對RX_CLK可以長(cháng)：4000/160 * 2.54 = 63CM; 延遲-2ns時(shí)，RXD、RX_DV和RX_ER走線(xiàn)相對RX_CLK可以短：2000/160 * 2.54 = 32CM;可見(jiàn)，對于MII的RX通道信號，可以無(wú)需考慮等長(cháng)。

注意，時(shí)序關(guān)系不代表不需要考慮反射問(wèn)題。當信號在走線(xiàn)上的傳播和返回延時(shí)比信號的上升時(shí)間長(cháng)時(shí)，就有必要考慮是否進(jìn)行終端阻抗匹配以抑制反射。

下面使用公式進(jìn)行計算，以對比理論分析和公式法的優(yōu)劣。為簡(jiǎn)化計算，忽略公式(1)和公式(2)中的抖動(dòng)因素Tjitter-clk和Tjitter-data，相關(guān)公式變?yōu)椋?/p>

(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max T (5)

(Tco)min + (Tflt-data - Tflt-clk)min>(Thold)min (6)

將表2和表3中的參數帶入公式(5)和公式(6)，得出：

10 - (Tco)minflt-data - Tflt-clk 4

由于PHY芯片參數并沒(méi)有給出(Tco)min這個(gè)參數，所以公式無(wú)法得到最終結果。由于PHY芯片的最長(cháng)輸出延時(shí)為28ns，最短保持時(shí)間為10ns，在此假設(Tco)min為12ns，則：

-2flt-data - Tflt-clk 4

可分解為：

Tflt-data - Tflt-clk 4

Tflt-clk -Tflt-data 2

換算成長(cháng)度就是：

Lflt-data - Lflt-clk63CM

Lflt-clk -Lflt-data32CM

可以看出，使用公式分析時(shí)有時(shí)會(huì )受到參數不全的制約，這時(shí)需要根據其他參數推斷出需要的參數。對比分析法和公式法，可以看出：分析法比較繁瑣，需要認真分析時(shí)序關(guān)系，而公式法卻非?？旖?。不過(guò)，公式法有時(shí)會(huì )受到參數的制約，得不到全面的結論。實(shí)際中，應該兩種方法結合使用。

下面分析該PHY芯片和MAC間TX通道的時(shí)序。表3和表4分別是該百兆PHY芯片和MPU內部MAC的TX通道時(shí)序參數表。

表3 某PHY芯片TX通道時(shí)序參數表

表4 某MPU內MAC TX通道時(shí)序參數表

使用公式進(jìn)行計算，為簡(jiǎn)化忽略公式(3)和公式(4)中的抖動(dòng)因素Tjitter-clk和Tjitter-data，則相關(guān)公式變?yōu)椋?/p>

(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min T

(Thold)min (Tco)min + (Tflt-data)min + (Tflt-clk)max

帶入上述參數表中的參數，化簡(jiǎn)得到：

Lflt-data + Lflt-clk 47.625CM

假設MII走線(xiàn)在PCB表層，PCB材料為FR-4，走線(xiàn)傳輸速度為160ps/inch，綜合上述分析，可以得出TXD、 TXEN 分別和 TXCLK的走線(xiàn)之和不能大于47CM。實(shí)際布線(xiàn)中，本組走線(xiàn)應當越短越好。走線(xiàn)越短，則數據的建立時(shí)間越充足，保持時(shí)間越少。本實(shí)例中，恰好MAC側允許保持時(shí)間為0ns。

2.2 RMII接口

RMII接口也是常用的百兆以太網(wǎng)PHY芯片與MAC間的接口。表5是某百兆PHY的時(shí)序參數表，表6和表7分別是某MPU內部MAC的時(shí)序參數表。

表5 某PHY芯片的時(shí)序參數表

表6 某MPU內MAC RX通道時(shí)序參數表

表7 某MPU內MAC TX通道時(shí)序參數表

該MPU內MAC在RMII模式時(shí)，不支持時(shí)鐘輸出，同時(shí)PHY要求時(shí)鐘信號為輸入。該MPU配合PHY工作在RMII模式下，需要外部使用一顆符合雙方精度要求的50MHz振蕩器，來(lái)為雙方提供時(shí)鐘基準。

為簡(jiǎn)化時(shí)序分析，可以將外部振蕩器至MPU和PHY雙方的走線(xiàn)設計為等長(cháng)，此時(shí)時(shí)鐘信號在兩者的時(shí)鐘輸入引腳上具有完全一致的時(shí)刻。

注意：等長(cháng)走線(xiàn)的一般實(shí)現方法是蛇形線(xiàn)，但等長(cháng)的蛇形線(xiàn)并不一定意味著(zhù)等延時(shí)。只有當蛇形線(xiàn)的延時(shí)效果等同或者盡可能近似于直線(xiàn)時(shí)，等長(cháng)才意味著(zhù)等延時(shí)。為了讓蛇形線(xiàn)具有類(lèi)似于直線(xiàn)的延時(shí)效果，蛇形線(xiàn)的高度應盡可能小，蛇形線(xiàn)的開(kāi)口應盡可能寬，也就是說(shuō)，波浪線(xiàn)的外形更利于等延時(shí)。

當時(shí)鐘信號等時(shí)刻到達收發(fā)雙方的輸入引腳時(shí)，具有如圖5所示的時(shí)序模型，因而僅需討論數據線(xiàn)的長(cháng)度。

圖5 共用時(shí)鐘的RMII時(shí)序模型

根據上述時(shí)序模型，可得出下列時(shí)序公式：

(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data T (7)

(Tco)min + (Tflt-data)min - Tjitter-clk- Tjitter-data >(Thold)min (8)

對RXD、CRS_DV和RX_ER信號來(lái)說(shuō)，該組信號由PHY發(fā)給MPU，根據公式(7)和公式(8)，可得(為了簡(jiǎn)化，認為最小的Tco時(shí)間等于Thold時(shí)間)：

-1 flt-data 2

走線(xiàn)時(shí)間不可能為負值，假設走線(xiàn)位于PCB表層，材料為FR-4，則：

Lflt-data 31.75CM

對TXD、和TX_EN信號來(lái)說(shuō)，該組信號由MPU發(fā)給PHY，根據公式(7)和公式(8)，可得：

-0.5 flt-data 3

走線(xiàn)時(shí)間不可能為負值，假設走線(xiàn)位于PCB表層，材料為FR-4，則：

Lflt-data 47.625CM

對 RXD、CRS_DV和RX_ER信號來(lái)說(shuō)，該組信號由PHY發(fā)給MPU。假設數據線(xiàn)走線(xiàn)長(cháng)度為0，則數據線(xiàn)延時(shí)為0ns，此時(shí)在MPU側接受到信號的最小建立時(shí)間為：20-14=6ns，最小保持時(shí)間為：3ns。MAC側要求的最小建立時(shí)間為4ns，最小保持時(shí)間為2ns?？梢?jiàn)，此時(shí)數據線(xiàn)的走線(xiàn)長(cháng)度最長(cháng)延時(shí)可以到2ns，此時(shí)MAC側接受到信號的建立時(shí)間和保持時(shí)間分別為4ns和5ns，符合時(shí)序要求。所以走線(xiàn)長(cháng)度最長(cháng)可以為31.75CM。

對 TXD和TX_EN信號來(lái)說(shuō)，該組信號由MPU發(fā)給PHY。假設數據線(xiàn)走線(xiàn)長(cháng)度為0，則數據線(xiàn)延時(shí)為0ns，此時(shí)在PHY側接受到信號的最小建立時(shí)間為：20-13=7ns，最小保持時(shí)間為：2ns。MAC側要求的最小建立時(shí)間為4ns，最小保持時(shí)間為1.5ns?？梢?jiàn)，此時(shí)數據線(xiàn)的走線(xiàn)長(cháng)度最長(cháng)延時(shí)可以到3ns，此時(shí)MAC側接受到信號的建立時(shí)間和保持時(shí)間分別為4ns和4.5ns，符合時(shí)序要求。所以走線(xiàn)長(cháng)度最長(cháng)可以為47.625CM。

2.3 RGMII接口

RGMII接口是最常用的千兆以太網(wǎng)PHY芯片與MAC間的接口，表8和表9分別是某千兆PHY芯片和某MPU內部千兆MAC的TX通道時(shí)序參數表。該千兆MAC不支持RGMII-ID功能，為簡(jiǎn)化布線(xiàn)工作，PHY內部雙向啟用 RGMII-ID功能，相關(guān)時(shí)序參數為RGMII-ID功能使能后的數值。注意，RGMII時(shí)序為DDR模式。

表8 某千兆PHY芯片 TX通道時(shí)序參數表

表9 某MPU內千兆MAC TX通道時(shí)序參數表

本組數據由MAC發(fā)往PHY，為源時(shí)鐘同步。在PHY端開(kāi)啟內部延時(shí)的情況下，要求接受數據的建立時(shí)間和保持時(shí)間最小值分別為-0.9ns和2.7ns。最差情況下，MPU端發(fā)送數據的最小建立時(shí)間為-0.5ns，最小保持時(shí)間為4-0.5=3.5ns。因此，時(shí)鐘線(xiàn)和數據線(xiàn)等長(cháng)是最簡(jiǎn)單的布線(xiàn)方法。

假設數據信號相對時(shí)鐘信號存在正延時(shí)，為了保證PHY端最小的建立時(shí)間-0.9ns，數據最多可以相對時(shí)鐘延時(shí)+0.4ns。最差情況下，有：

PHY側數據相對時(shí)鐘的延時(shí)為-0.9ns，即建立時(shí)間為-0.9ns;

由于數據獨立存在期不會(huì )低于4-0.5-0.5=3ns，因此保持時(shí)間永遠不低于3.5ns;

此時(shí)，系統整體滿(mǎn)足時(shí)序要求，數據線(xiàn)可以比時(shí)鐘線(xiàn)長(cháng)6.35CM。

假設數據信號相對時(shí)鐘信號存在負延時(shí)，為了保證PHY端最小的保持時(shí)間2.7ns，由于數據相對于時(shí)鐘邊沿的存在期不短于3.5ns，設數據最多可以相對時(shí)鐘延時(shí)-0.8ns。最差情況下，有：

PHY側數據相對時(shí)鐘的延時(shí)為0.3ns，即建立時(shí)間為0.3ns;

PHY側數據的保持時(shí)間為3.5-0.8=2.7ns;

此時(shí)，系統整體滿(mǎn)足時(shí)序要求，時(shí)鐘線(xiàn)可以比數據線(xiàn)長(cháng)12.7CM。

表10和表11分別是該千兆PHY芯片和該MPU內部千兆MAC的TX通道時(shí)序參數表。本組時(shí)序分析較為簡(jiǎn)單，很容易分析出數據走線(xiàn)對時(shí)鐘走線(xiàn)的延時(shí)偏差可以為±0.2ns，對于表層走線(xiàn)，FR-4材料，折算成走線(xiàn)長(cháng)度就是3.175CM。

表10 某千兆PHY芯片 TX通道時(shí)序參數表

表11 某MPU內千兆MAC TX通道時(shí)序參數表

圖6是RGMII的時(shí)序模型，即DDR模式的時(shí)序圖。公式(9)和公式(10)是對應的建立時(shí)間和保持時(shí)間約束公式。公式中， Tstrobe – data表示選通信號相對數據信號的傳送延時(shí);Tdata -strobe表示數據信號相對選通信號的傳送延時(shí)。

圖6 RGMII時(shí)序模型圖

(Tsetup)min (Tco)min +( Tstrobe - data )min – Tjitter-data – Tjitter-strobe (9)

(Thold)min (Thold-data)min + (Tdata -strobe)min – Tjitter-data – Tjitter-strobe (10)

將RGMII時(shí)序參數表中的相應參數帶入公式(9)和(10)，可得：

對于RX通道：

Tdata-strobe 0.4

Tstrobe–data 0.8

即相當于：

Ldata-Lstrobe 6.35CM

或

Lstrobe–Ldata 12.7CM

可見(jiàn)，公式計算結果與理論分析結果一致。TX通道可使用類(lèi)似方法計算。

2.4 SPI接口

出于成本因素，越來(lái)越多的消費電子使用SPI FLASH作為存儲器。SPI的通信速度也越來(lái)越高。目前，多數MPU都可以支持100M以上的SPI通信速度且支持多I/O通信。

SPI通信的時(shí)序關(guān)系與前述有所不同，圖7和圖8分別是SPI在模式1下的數據讀時(shí)序和數據寫(xiě)時(shí)序，公式(11)、公式(12)、公式(13)和公式(14)是對應的時(shí)序約束公式?？梢钥闯?，由于時(shí)序關(guān)系的不同，公式也會(huì )有所變化。所以，時(shí)序分析要具體問(wèn)題具體對待。

圖7 SPI模式1的寫(xiě)時(shí)序

圖8 SPI模式1的讀時(shí)序

3. 結論

進(jìn)行時(shí)序分析的關(guān)鍵點(diǎn)首先在于必須對被分析的時(shí)序關(guān)系非常清楚、能夠深刻理解當前對象的時(shí)序協(xié)議。其次，時(shí)序分析要針對具體問(wèn)題具體分析，不存在所謂的萬(wàn)能時(shí)序公式。有時(shí)，單純依靠理論分析或者單純依靠時(shí)序關(guān)系公式并不一定能夠解決問(wèn)題，而是要兩者結合使用。

對于高速信號的布線(xiàn)而言，存在“等長(cháng)”說(shuō)，即很多工程師認為只要所有的線(xiàn)路盡可能等長(cháng)，就一定滿(mǎn)足時(shí)序要求。事實(shí)上，這是一種錯誤的認識，本文的實(shí)例分析就明確證明了這一點(diǎn)。只有那些時(shí)鐘和數據由同一個(gè)器件發(fā)出，由另一個(gè)器件接受，并且發(fā)送端的建立時(shí)間和保持時(shí)間恰好滿(mǎn)足接收端需求時(shí)，“等長(cháng)”才算是一種偷懶的方法。除此以外，尤其是那些通過(guò)單向時(shí)鐘驅動(dòng)、采樣雙向數據或者逆向數據的信號，必須具體問(wèn)題具體分析。當然，對于PC機這類(lèi)通用設備來(lái)說(shuō)，由于主板的設計需要兼容不同廠(chǎng)家的內存條，此時(shí)走線(xiàn)設計為等長(cháng)確實(shí)是合理的設計。

公共時(shí)鐘系統由于使用單向時(shí)鐘信號對雙向數據進(jìn)行采樣，因此存在雙重限制，兩組限制制約了走線(xiàn)不僅有走線(xiàn)長(cháng)度差值限制，同時(shí)還有走線(xiàn)總長(cháng)度限制。源同步時(shí)鐘系統使用與數據同向的時(shí)鐘，因此只存在單重限制，使得走線(xiàn)只有差限制而沒(méi)有總長(cháng)度限制。

一般而言，對于SPI接口、MII接口、共享時(shí)鐘的RMII接口或者SDRAM信號，走線(xiàn)應盡可能的短。對于DDR SDRAM信號以及RGMII等DDR時(shí)序的接口來(lái)說(shuō)，多數情況下，組內等長(cháng)確實(shí)是一種簡(jiǎn)便快速的方法。