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DDR的前世與今生（二）
- SDRAM與DDR SDRAM SDRAM是比較久遠的事情了，但我們一說(shuō)到它肯定不會(huì )和 DDR混淆，我們通常理解的SDRAM其實(shí)是SDR SDRAM,為SDRAM的第一代，而DDR1則為第二代，乃至到我們現在使用的DDR4，其實(shí)為第五代SDRAM，在此需要澄清一下。以示區別，后續文 章里面用SDR來(lái)特指SDR SDRAM，而DDR就特指DDR SDRAM了。 就像很多人回復的一樣，他們的本質(zhì)區別就是周期操作方 式(也稱(chēng)時(shí)鐘采樣)的差異，這就導致后面設計上很大的不同。SDR都是“
- 關(guān)鍵字： DDR SDRAM
DDR的前世與今生（一）
- DDR SDRAM全稱(chēng)為Double Data Rate SDRAM，中文名為“雙倍數據率SDRAM”。DDR是在原有的SDRAM的基礎上改進(jìn)而來(lái)，嚴格的說(shuō)DDR應該叫DDR SDRAM，人們習慣稱(chēng)為DDR。 說(shuō)到這里，很多人可能會(huì )問(wèn)SDRAM、DRAM、SRAM或者RAM、ROM到底是什么鬼，怎么區別的?小編還是來(lái)簡(jiǎn)單普及下關(guān)于存儲的基礎知識吧。 ROM 和RAM指的都是半導體存儲器，ROM是只讀存儲器(Read-Only Memory)的簡(jiǎn)稱(chēng)，是一種只能讀出事先
- 關(guān)鍵字： DDR DRAM
Xilinx MIG IP核的研究及大容量數據緩沖區的實(shí)現
- 為了使DDR3 SDRAM更方便、多樣地用于工程開(kāi)發(fā)中，本文對XILINX公司DDR3 SDRAM提供的MIG核進(jìn)行了分析研究，并在此基礎上實(shí)現了大容量數據緩沖區的邏輯設計。通過(guò)對系統中各模塊的作用及相互間關(guān)系的研究，發(fā)現該控制器256位接口對工程開(kāi)發(fā)十分不便，通過(guò)創(chuàng )建FIFO控制系統和讀寫(xiě)接口FIFO的方式，將接口轉換為64位。該方案對控制核重新構建并上板測試，均符合高速數據傳輸緩存的要求，使DDR3成為一個(gè)大容量且可控的高速FIFO。
- 關(guān)鍵字： MIG核 FIFO DDR3 SDRAM 201608
大話(huà)存儲器——存儲器無(wú)處不在
- 特權同學(xué)對存儲器的認識也許還很膚淺，但是不要緊，學(xué)習靠積累，靠總結。希望在大話(huà)存儲器的一些文章里總結歸納一些和存儲器相關(guān)的知識，也希望能夠理出一條清晰的思路，讓大家也讓我自己對存儲器有更深入的認識何了解。 提到存儲器相信沒(méi)有人會(huì )陌生，也許你的第一反應會(huì )是PC機的內存條、硬盤(pán)，如果你是個(gè)電子行業(yè)的學(xué)生或者從業(yè)者，你也許還會(huì )想到FLASH、SRAM、SDRAM、EEPROM等等。的確，信息時(shí)代的存儲器可謂無(wú)處不在，也正是因為有了存儲器，才讓計算機(特權同學(xué)認為這個(gè)計算機的概念不僅僅是電腦，嵌入式的任
- 關(guān)鍵字： 存儲器 SDRAM
零基礎學(xué)FPGA （二十五）必會(huì )！ 從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂（下篇）
- 七、SDRAM工作時(shí)鐘相位偏移計算 從上篇文章中我們知道，我們的數據是要經(jīng)過(guò)一定的延時(shí)才會(huì )到達目標器件的，這個(gè)延時(shí)也就是相對于源寄存器的時(shí)鐘發(fā)射沿的時(shí)間延時(shí)，數據在源寄存器時(shí)鐘的上升沿到來(lái)時(shí)輸出，經(jīng)過(guò)FPGA的走線(xiàn)，PCB走線(xiàn)等，到達目標寄存器的數據端口時(shí)會(huì )有一定的延時(shí)，而這個(gè)數據要想被目標器件的目的寄存器鎖存，那么，目的寄存器的鎖存時(shí)鐘應該盡量在數據的有效窗口內才能確保數據被捕獲成功。所謂數據的有效窗口，就是數據在兩次變化之間的中間部分，也是數據最穩定的部分。 所以，要想將數據正確捕獲，
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零基礎學(xué)FPGA （二十四）必會(huì )！ 從靜態(tài)時(shí)序分析到SDRAM時(shí)序收斂（上篇）
- 下面我們進(jìn)入正題，今天我們講時(shí)序 一、從靜態(tài)時(shí)序分析說(shuō)起 我理解的靜態(tài)時(shí)序分析，就是我們在不加激勵的情況下，通過(guò)對電路進(jìn)行時(shí)序的延遲計算，預計電路的工作流程，對電路提出我們需要的一些約束條件，比如我們需要從A寄存器到B寄存器的延遲不能大于10ns，如果我們不添加時(shí)序約束，綜合工具可能會(huì )有好幾條路徑，按照它自己的要求來(lái)布局布線(xiàn)，那么從A寄存器到B寄存器的時(shí)間就有可能是20ns或者15ns之類(lèi)的路徑，而我們需要的是不能大于10ns，因此，我們需要添加時(shí)序約束，再根據特定的時(shí)序模型，使我們的系統
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零基礎學(xué)FPGA （二十三） SDR SDRAM（架構篇）
- 今天我們來(lái)講的是SDRAM的架構以及設計，這也是小墨第一次接觸架構，也談不上給大家講，就是把我理解的當做一個(gè)筆記分享給大家，有什么錯誤也請積極指正，畢竟我也是沒(méi)有老師教，也是自己摸索的，難免有些不合理的地方。 一、SDRAM 工作部分 1、上電初始化 我們先來(lái)看第一部分，上電初始化。上電初始化我們知道，上電之后我們需要等待200us的穩定期，這段時(shí)間我們可以用一個(gè)定時(shí)器來(lái)計數，這沒(méi)什么問(wèn)題，然后進(jìn)入的是預充電部分，這個(gè)時(shí)候，預充電的時(shí)候，sdram_cmd
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零基礎學(xué)FPGA （二十二） SDR SDRAM（理論篇）
- 其實(shí)說(shuō)實(shí)話(huà)這一個(gè)月來(lái)也沒(méi)怎么看新知識，大體梳理了一下以前學(xué)過(guò)的知識，回顧了一下SOPC的學(xué)習。對于SOPC的學(xué)習我打算暫時(shí)先放一放，因為前面還有一個(gè)要寫(xiě)的沒(méi)有完成，也是一直以來(lái)無(wú)法寫(xiě)起的一個(gè)題目，就是今天我們要寫(xiě)的SDRAM的操作。等寫(xiě)完這個(gè)，我們再回到SOPC，帶領(lǐng)大家調USB2.0! 由于SDRAM本身就是一個(gè)比較復雜的東西，之前小墨在學(xué)這方面東西的時(shí)候感覺(jué)很是吃力，于是那時(shí)候便暫時(shí)放下了，知道年后這段時(shí)間，小墨又重新拾起這個(gè)知識點(diǎn)，想要一口氣把它調通了，再往下看其他的東西。學(xué)SDRAM，理
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信號在PCB走線(xiàn)中傳輸時(shí)延
- 信號在媒質(zhì)中傳播時(shí)，其傳播速度受信號載體以及周?chē)劫|(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數)，信號模式，信號線(xiàn)與信號線(xiàn)間耦合以及繞線(xiàn)方式等有關(guān)。隨著(zhù)PCB走線(xiàn)信號速率越來(lái)越高，對時(shí)序要求較高的源同步信號的時(shí)序裕量越來(lái)越少，因此在PCB設計階段準確知道PCB走線(xiàn)對信號時(shí)延的影響變的尤為重要。本文基于仿真分析DK，串擾，過(guò)孔，蛇形繞線(xiàn)等因素對信號時(shí)延的影響。 1.引言 信號要能正常工作都必須滿(mǎn)足一定的時(shí)序要求，隨著(zhù)信號速率升高，數字信號的發(fā)展經(jīng)歷了從共同步時(shí)鐘到
- 關(guān)鍵字： PCB DDR
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