基于CPLD的FPGA快速配置電路的設計

基于SRAM工藝的FPGA(現場(chǎng)可編程門(mén)陣列)具有集成度高、邏輯功能強等特點(diǎn)；應用FPGA進(jìn)行數字電路設計，不但能減小電路的體積，提高系統運行的可靠性，而且其先進(jìn)的開(kāi)發(fā)工具可使電路設計和系統調試周期大大縮短；FPGA可無(wú)限次重復擦寫(xiě)，可使數字系統在線(xiàn)重新配置，設計更加靈活，功能更加強大，且易于更改和升級。由于FPGA中靜態(tài)隨機存儲器(SRAM)掉電后數據會(huì )丟失，系統每次上電后需重新配置數據，如何快速、高效地將配置數據寫(xiě)入目標器件，并且保證其在掉電后再次上電能自動(dòng)可靠地恢復配置，就成為整個(gè)系統的關(guān)鍵所在。本文就基于CPLD的FPGA并行數據配置方法和配置電路的設計進(jìn)行初步的研究，并給出具體的硬件電路設計和關(guān)鍵模塊的內部編程思路。

1 FPGA數據配置方法比較

實(shí)現FPGA的數據配置方法有很多，但根據器件類(lèi)型和應用場(chǎng)合，Xilinx公司為其FPGA系列產(chǎn)品提供了多種數據配置方式，歸納起來(lái)主要有以下四種[3]：①采用JTAG方式加載；②采用主串方式加載；③采用從串方式加載；④采用并行方式加載。

JTAG方式數據加載方法是基于IEEE1149.1和IEEE1532的配置模式，通過(guò)TDI、TDO、TMS和TCK四根信號線(xiàn)接到FPGA上的相應引腳實(shí)現數據加載。這種方式電路結構簡(jiǎn)單、工作可靠、無(wú)需外接PROM等存儲器件進(jìn)行數據配置，但需要專(zhuān)用的數據配置電纜，因此該方法適用于數字系統的開(kāi)發(fā)階段。

主串方式數據加載方法是通過(guò)串行方法讀取專(zhuān)用PROM存儲介質(zhì)中數據，實(shí)現FPGA的在線(xiàn)配置的，其配置時(shí)鐘由FPGA內部送出。這種方式電路實(shí)現較為簡(jiǎn)單，但該配置方式必須使用Xilinx公司生產(chǎn)的專(zhuān)用PROM，應用不靈活。

從串方式數據加載方法類(lèi)似于主串方式，但配置時(shí)鐘由FPGA外部提供，需要設計專(zhuān)用電路控制整個(gè)配置過(guò)程。

并行方式數據加載方法是通過(guò)并行方法讀取通用Flash或E2PROM等存儲介質(zhì)中的數據，實(shí)現FPGA的在線(xiàn)配置的。由于采用并行方式，八位數據可同時(shí)被寫(xiě)入FPGA，數據配置速度最快。其配置時(shí)鐘由外部提供，需要設計專(zhuān)用電路控制整個(gè)配置過(guò)程。常用的配置控制器可以是各類(lèi)處理器、微控制器或可編程邏輯器件，目前應用較多的是采用單片機和E2PROM構成控制電路。隨著(zhù)FPGA規模和性能的不斷提升，其配置文件越來(lái)越大，對配置速度的要求也越來(lái)越高，所以快速的并行配置方式必將得到越來(lái)越廣泛的應用。

2 FPGA并行方式數據配置原理

采用并行方式進(jìn)行FPGA數據配置時(shí)，其相關(guān)配置引腳可分為專(zhuān)用配置引腳和非專(zhuān)用配置引腳。專(zhuān)用配置引腳包括：配置模式引腳M2、M1、M0；配置時(shí)鐘引腳CCLK；配置邏輯異步復位引腳；啟動(dòng)控制引腳DONE。這些引腳只在配置時(shí)起作用，配置完成后不能作其它用途。非專(zhuān)用配置引腳包括：數據接口D0～D7、片選信號CS、寫(xiě)信號、BUSY、等引腳，這些引腳在配置時(shí)作為信號通道使用，配置完成后還可作為普通I/O口使用。數據配置時(shí)序如圖1所示。當為低電平時(shí)，FPGA內部數據初始化，初始化完成后，DONE信號變?yōu)榈碗娖?，同時(shí)信號自動(dòng)置為低電平，開(kāi)始清空配置存儲器。配置存儲器清空后，信號重新被置為高電平，同時(shí)器件對模式引腳進(jìn)行采樣，確定以并行方式加載配置數據。當、信號都為低電平時(shí)，就可以通過(guò)數據接口D0～D7進(jìn)行數據配置。圖1清晰地表明了并行配置的全過(guò)程。


3 系統設計

3.1 系統組成

并行方式的FPGA數據配置系統由上位機、可編程邏輯器件(CPLD)、Flash、FPGA等組成，其結構如圖2所示?？刂破骷φ麄€(gè)系統的性能具有重要影響，低成本的處理器、微控制器工作頻率較低，在對速度要求較高的場(chǎng)合，會(huì )成為系統速度的瓶頸，不能發(fā)揮并行配置的速度優(yōu)勢，而且僅作為配置控制器使用又造成資源的浪費。采用CPLD作為控制器，Flash作為存儲器件，不僅能滿(mǎn)足速度和功能的要求，而且硬件電路更為簡(jiǎn)潔。

并行數據配置系統的上位機可以選用PC機、工控機等，主要對CPLD進(jìn)行簡(jiǎn)單的功能控制，并對系統數據進(jìn)行處理。CPLD是整個(gè)系統設計的核心，其主要功能是進(jìn)行配置控制和地址生成。Flash閃存是配置文件的存儲器件，由專(zhuān)用開(kāi)發(fā)工具生成FPGA配置文件，預先燒寫(xiě)進(jìn)Flash中。FPGA是系統中配置的目標器件，本系統采用六片Spartan II系列中的Xilinx XC2S200。

3.2 硬件設計

3.2.1 芯片選型

配置電路中CPLD采用XC9500系列中的XC9536芯片，宏單元數目為36個(gè)，采用快閃存儲技術(shù)，最高工作頻率可達100MHz。PC44封裝的XC9536包括時(shí)鐘端口在內共有34個(gè)通用I/O口，可以滿(mǎn)足系統的要求。配置存儲器采用Winbond公司的W29C040-90，其512K×8bit的容量可以依次存放三個(gè)不同的配置文件，存取周期可達90ns。Spartan II系列FPGA的配置時(shí)鐘最高可達66 MHz，但考慮到閃存的存取時(shí)間限制，配置晶振采用8MHz有源晶振。

3.2.2 原理圖

配置電路接口如圖3所示，并行配置的多片FPGA的控制信號CCLK、、、DONE、和BUSY以及數據線(xiàn)DATA(7:0)并行連接，通過(guò)分別設置片選信號CS(0:5)實(shí)現各器件的依次配置，直到所有FPGA都配置完成后才進(jìn)入START-UP階段，經(jīng)過(guò)八個(gè)時(shí)鐘周期延遲后一起進(jìn)入工作狀態(tài)。

圖中Flash的存儲區被分配成三個(gè)區域，分別存儲不同的配置文件。其使能信號和地址信號由CPLD提供，當EN為高時(shí)，在時(shí)鐘信號的下降沿對應A(18:0)的八位數據就出現在數據線(xiàn)D(7:0)上。CPLD的作用主要是：①實(shí)現與上位機通訊，接收指令并將工作狀態(tài)反饋到上位機；②通過(guò)置PROG低電平控制FPGA的初始化過(guò)程；③初始化完成后，控制各FPGA的配置過(guò)程。

在數據配置過(guò)程中，相應FPGA的和信號應置低電平，若CS信號已被設置，則的狀態(tài)就不能改變，否則將引起一個(gè)Abort過(guò)程[1]，使配置過(guò)程中斷。為確保在CCLK上升沿采到正確的數據，在CCLK下降沿改變數據線(xiàn)D(7:0)上的數據。在CCLK的上升沿，若BUSY信號為低電平，數據在此時(shí)鐘周期內被接收；若BUSY為高電平，數據不能被接收，直到BUSY變低后的第一個(gè)時(shí)鐘周期才能繼續接收數據。因此，這時(shí)的配置數據需要一直保持。

需要注意的是，多片FPGA的START-UP過(guò)程是同時(shí)進(jìn)行的，為實(shí)現這一功能，在由Xilinx的開(kāi)發(fā)工具ISE[4]中生成配置文件時(shí)，需要修改相應的屬性。

3.3 軟件設計

CPLD的設計是本系統中最重要的部分，它所實(shí)現的功能模塊包括接口模塊、控制模塊、地址發(fā)生器模塊。接口模塊實(shí)現與上位機的通信，接收上位機的指令并作相應處理，同時(shí)將工作狀態(tài)反饋給上位機；控制模塊提供控制時(shí)序命令，操縱整個(gè)配置過(guò)程；地址發(fā)生器模塊為讀取閃存數據提供數據地址。內部各功能模塊采用VHDL硬件描述語(yǔ)言實(shí)現，控制主程序用mealy狀態(tài)機實(shí)現?？刂浦鞒绦虻臓顟B(tài)轉移圖如圖4所示，其中狀態(tài)Start是初始狀態(tài)，Init是初始化過(guò)程，Clear RAM過(guò)程清空配置存儲器，Config是配置過(guò)程，Wait過(guò)程是配置多片FPGA的中間過(guò)程。

控制模塊根據上位機的控制指令完成FPGA的初始化、配置等過(guò)程，并將運行結果回傳給上位機。由VHDL硬件描述語(yǔ)言生成的原理圖符號如圖5所示，其中，CLK是配置時(shí)鐘，RESET是啟動(dòng)信號，DONE、是FPGA的反饋信號，CEND是地址發(fā)生器模塊計數結束標志，EN是計數允許信號；、是控制信號，TRUE、FALSE是狀態(tài)信號，反饋給上位機；CS(0:3)是多片FPGA的片選信號?？刂颇K的ModelSim仿真結果如圖6所示。