<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>
首頁(yè)　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會(huì )展　 EETV　 百科 　 問(wèn)答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動(dòng)中心　 E周刊閱讀 　 樣片申請
EEPW首頁(yè) >> 主題列表 >> cpld／fpga

激光告警系統的異步FIFO設計

  • 介紹了在激光告警系統中采用異步FIFO解決A/D數據采樣與FPGA數據處理模塊之間的不同速率匹配問(wèn)題。在分析異步FIFO設計難點(diǎn)基礎上，提出利用Gray碼計數器作為讀寫(xiě)地址編碼，有效地同步了異步信號，避免了亞穩態(tài)現象的產(chǎn)生，給不同速率間的數據傳輸提供了一種有效的解決方案。
  • 關(guān)鍵字： 異步FIFO  A/D數據采樣  FPGA  

基于FPGA和ADS7890的高速AD轉換

  • 在雷達設計中，需要對接收到的信號首先進(jìn)行模數轉換，其轉換速度和準確性直接決定了之后FFT等運算的準確性，最終影響雷達測量精度。介紹了一種基于FPGA，利用芯片ADS7890實(shí)現一種快速14位串行AD轉換，對系統的軟件和硬件做了說(shuō)明。硬件部分主要為ADS7890的基本外圍電路以及芯片EP2C35F672C與其的控制連接，軟件部分利用Quartus II 8．0編程。
  • 關(guān)鍵字： AD轉換  毫米波雷達測距  FPGA  

ISE 12設計套件開(kāi)啟FPGA生產(chǎn)力新時(shí)代

  • 賽靈思公司(Xilinx)最新推出的ISE 12軟件設計套件，實(shí)現了具有更高設計生產(chǎn)力的功耗和成本的突破性?xún)?yōu)化。ISE設計套件首次利用“智能”時(shí)鐘門(mén)控技術(shù)，將動(dòng)態(tài)功耗降低多達30%。此外，該新型套件還提供了基于時(shí)序的高級設計保存功能、為即插即用設計提供符合AMBA 4 AXI4 規范的IP支持，同時(shí)具備第四代部分重配置功能的直觀(guān)設計流程，可降低多種高性能應用的系統成本。
  • 關(guān)鍵字： Xilinx  設計套件  FPGA  

基于FPGA步進(jìn)電機驅動(dòng)控制系統的設計

  • 通過(guò)對步進(jìn)電機的驅動(dòng)控制原理的分析，利用Verilog語(yǔ)言進(jìn)行層次化設計，最后實(shí)現了基于FPGA步進(jìn)電機的驅動(dòng)控制系統。該系統可以實(shí)現步進(jìn)電機按既定角度和方向轉動(dòng)及定位控制等功能。仿真和綜合的結果表明，該系統不但可以達到對步進(jìn)電機的驅動(dòng)控制，同時(shí)也優(yōu)化了傳統的系統結構，提高了系統的抗干擾能力和穩定性，可用于工業(yè)自動(dòng)化、辦公自動(dòng)化等應用場(chǎng)合。
  • 關(guān)鍵字： 步進(jìn)電機  Verilog  FPGA  

基于FPGA 的二維提升小波變換IP核設計

  • 提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數據緩存，即可實(shí)現行和列方向同時(shí)進(jìn)行濾波變換。
  • 關(guān)鍵字： 小波變換  數據緩存  FPGA  IP核  

基于FPGA的水聲信號高速采集存儲系統設計

  • 介紹了一種基于FPGA的水聲信號數據采集與存儲系統的設計與實(shí)現，給出了系統的總體方案，并對各部分硬件和軟件的設計進(jìn)行了詳細描述。系統以FPGA作為數據的控制處理核心，以存儲容量達2GB的大容量NAND型Flash作為存儲介質(zhì)。該系統主要由數據采集模塊、數據存儲模塊和RS～232串行通信模塊組成，具有穩定可靠、體積小、功耗低、存儲容量大等特點(diǎn)，實(shí)驗證明該系統滿(mǎn)足設計要求。
  • 關(guān)鍵字： 水聲信號數據采集  NANDFlash  FPGA  

基于FPGA控制的IDE磁盤(pán)陣列設計

  • 設計了一種基于FPGA控制的高速數據存儲系統。該系統采用FPGA實(shí)現了對四個(gè)符合ATA-6規范的、RAID 0配置的IDE磁盤(pán)陣列的管理，并配合四個(gè)SDRAM實(shí)現對數據的高速穩定存儲。該磁盤(pán)陣列同時(shí)掛四個(gè)IDE硬盤(pán)，平均數據流達到200MB/s，峰值傳輸速率達到800MB/s，也可以擴展更多硬盤(pán)，構成大容量的磁盤(pán)陣列。
  • 關(guān)鍵字： 高速數據存儲  IDE磁盤(pán)陣列  FPGA  

基于FPGA的實(shí)時(shí)數字化光纖傳輸系統的設計與實(shí)現

  • 提出一種實(shí)時(shí)數字化光纖傳輸系統，該系統分為發(fā)送端和接收端。發(fā)送端用A／D轉換器將輸入的模擬信號數字化，再用FPGA對數據進(jìn)行處理，并通過(guò)光纖傳輸。同時(shí)，FPGA還控制A／D轉換器的工作。接收端用串行收發(fā)器TLK1501對接收數據進(jìn)行解碼處理，還原有效信號。實(shí)驗表明，該系統實(shí)時(shí)性好、信號傳輸誤碼率低、工作性能穩定、抗干擾性強，系統具有可行性和有效性。
  • 關(guān)鍵字： 光纖通訊  高速數字信號傳輸  FPGA  

軟件無(wú)線(xiàn)電數字下變頻技術(shù)研究及FPGA實(shí)現

  • 在數字下變頻系統實(shí)現方案中，輸入的模擬中頻信號經(jīng)過(guò)高速A/D采樣數字化后與數控振蕩器NCO(Numerically Controlled Osillator)產(chǎn)生的正交本振信號混頻，然后再由抽取濾波模塊進(jìn)行處理，以輸出低速的低頻或基帶信號。本文以軟件無(wú)線(xiàn)電數字下變頻技術(shù)為研究對象，參考GSM系統建立數字下變頻系統。
  • 關(guān)鍵字： 數字變頻  軟件無(wú)線(xiàn)電  FPGA  

基于FPGA的固定倍率圖像縮放的實(shí)現

  • 基于FPGA硬件實(shí)現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進(jìn)行行方向的卷積，再進(jìn)行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過(guò)程設計為一個(gè)單元體的循環(huán)過(guò)程，在單元體內部，事先計算出卷積系數。降低了FPGA設計的復雜性，提高了圖像縮放算法的運算速度，增強了系統的實(shí)時(shí)性，已經(jīng)應用于某款航空電子產(chǎn)品中，應用效果良好。
  • 關(guān)鍵字： 圖像縮放  卷積運算  FPGA  

10Gbps線(xiàn)速轉發(fā)引擎的并行流水線(xiàn)設計與實(shí)現

  • 設計了一種基于FPGA平臺的并行處理流水線(xiàn)結構，配合高速查表，可支持10Gbps接口的報文轉發(fā)。該設計已應用在國家863計劃重大課題“可擴展到T比特的高性能IPv4/v6路由器基礎平臺及實(shí)驗系統”中,并通過(guò)測試。
  • 關(guān)鍵字： 并行流水線(xiàn)  高速查表  FPGA  

基于FPGA的雙路可移相任意波形發(fā)生器

  • 本文論述了利用用FPGA來(lái)開(kāi)發(fā)DDS函數發(fā)生器的總體設計思路，詳細討論了任意波形產(chǎn)生、頻率精確調整、雙路移相輸出、PWM調制波產(chǎn)生、D/A轉換與濾波電路、鍵盤(pán)與顯示等諸方面軟硬件實(shí)現方法。 整個(gè)設計
  • 關(guān)鍵字： DDS  任意波形發(fā)生器  FPGA  

基于FPGA的同步FIFO在大幅面高速彩色噴繪機噴頭數據傳輸中的應用

  • 研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機噴頭與上位機之間數據傳輸以及接口數據傳輸的緩存模塊。該設計在保證數據傳輸實(shí)時(shí)性的前提下，解決了噴頭和上位機像素數據格式方向不一致的問(wèn)題，并消除了部分數據冗余。
  • 關(guān)鍵字： 同步FIFO  彩色噴繪機  FPGA  

基于單片機及CPLD的B超VGA檢測工裝設計

  • 由于B超中為了增強圖像分辨率，通道都比較多，大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣，要求各通道的一致性要好，在裝整機前，最好有測試手段和方法，對所有通道能進(jìn)行測試，以去除器件本身和焊接電路板中出現的問(wèn)題，基于此目的，本人設計了B超檢測工裝。
  • 關(guān)鍵字： B超檢測工裝  圖像分辨率  CPLD  

基于FPGA的電梯控制器的設計與實(shí)現

  • 介紹了基于A(yíng)ltera公司EP1K30TC144芯片的電梯控制器設計過(guò)程，描述了該控制系統的功能。該設計采用VHDL語(yǔ)言進(jìn)行編程，以QUARTUSⅡ軟件為開(kāi)發(fā)平臺，對本設計進(jìn)行了仿真，并使用JTAG將程序代碼下載到實(shí)驗板上進(jìn)行了硬件驗證。
  • 關(guān)鍵字： JTAG  電梯控制器  FPGA  
共7025條 74/469 |‹ « 72 73 74 75 76 77 78 79 80 81 » ›|

cpld／fpga介紹

您好，目前還沒(méi)有人創(chuàng )建詞條cpld／fpga!
歡迎您創(chuàng )建該詞條，闡述對cpld／fpga的理解，并與今后在此搜索cpld／fpga的朋友們分享。    創(chuàng )建詞條

熱門(mén)主題

樹(shù)莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì )員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>