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基于FPGA的水聲信號高速采集存儲系統的設計與實(shí)現

  • 介紹了一種基于FPGA的水聲信號數據采集與存儲系統的設計與實(shí)現,給出了系統的總體方案,并對各部分硬件和軟件的設計進(jìn)行了詳細描述。系統以FPGA作為數據的控制處理核心,以存儲容量達2 GB的大容量NAND型Flash作為存儲介質(zhì)。該系統主要由數據采集模塊、數據存儲模塊和RS-232串行通信模塊組成,具有穩定可靠、體積小、功耗低、存儲容量大等特點(diǎn),實(shí)驗證明該系統滿(mǎn)足設計要求。
  • 關(guān)鍵字: 數據采集  Flash  FPGA  

CPLD在爆速儀技術(shù)中的應用

  • 爆速儀是一種用來(lái)測量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩定性對測速的結果將有直接影響。傳統爆速儀的前端計數電路一般都是采用分立元器件實(shí)現,結構擁擠,且保密性不高。為了在滿(mǎn)足爆速儀設計的微型化的同時(shí)滿(mǎn)足較高時(shí)鐘要求,在爆速儀的前端計數模塊和自檢電路部分的設計中利用CPLD器件代替傳統的分立元器件電路,并利用Qu-artusⅡ軟件對設計進(jìn)行仿真。
  • 關(guān)鍵字: 爆速儀  計數器  CPLD  

基于CPLD的FPGA快速配置電路的設計

  • 介紹了采用CPLD和Flash器件對FPGA實(shí)現快速并行配置,并給出了具體的硬件電路設計和關(guān)鍵模塊的內部編程思路。
  • 關(guān)鍵字: FPGA配置  JTAG  CPLD  

基于FPGA的全數字交流伺服系統信號處理

  • 在交流伺服驅動(dòng)系統概念的基礎上,提出了基于A(yíng)CTEL現場(chǎng)可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理,該電路由4倍頻細分、辨向電路、計數電路組成,信號處理模塊通過(guò)VHDL語(yǔ)言實(shí)現。
  • 關(guān)鍵字: 交流伺服系統  VHDL  FPGA  光柵尺信號處理  

主飛行儀表圖形加速顯示系統的FPGA設計

  • 針對主飛行顯示儀對圖形處理和顯示的苛刻要求,采用基于儀器總線(xiàn)和擴展總線(xiàn)的高速陣列信號處理板的設計模式,提出了一種基于硬件加速的PFD圖形顯示設計方法。該方法實(shí)現了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎,提高了PFD圖形生成和顯示的實(shí)時(shí)性和可靠性。實(shí)踐證明,該設計顯著(zhù)解決了PFD圖形顯示系統中的速度瓶頸。
  • 關(guān)鍵字: 圖形處理  圖形合成  FPGA  

用FPGA內部集成的DSP實(shí)現圖像處理的實(shí)例分析

  • intevac是商用和軍用市場(chǎng)光學(xué)產(chǎn)品的前沿開(kāi)發(fā)商。本文介紹該公司nightvista嵌入式電子系統的開(kāi)發(fā),該產(chǎn)品是高性能超低亮度緊湊型攝像機。該攝像機最初采用了流行的數字信號處理器、幾個(gè)assp和外部存儲器件。系統對性能的需求越來(lái)越高,工程師團隊決定試驗一種替代方案——在可編程邏輯中實(shí)現可配置軟核處理器。
  • 關(guān)鍵字: 圖像處理  NIOS  FPGA  

一種并行存儲器系統的FPGA實(shí)現

  • 圍繞小衛星體積小、重量輕和價(jià)格低廉的特點(diǎn),一個(gè)多CPU共享內存的系統(CPU仍然采用有相應宇航級器件的8086)將是比較合適的選擇。同時(shí)為了提高共享內存的數據通信帶寬,使其不成為整個(gè)系統的瓶頸,本文提出了一個(gè)用ASIC設計一個(gè)共享總線(xiàn)開(kāi)關(guān)網(wǎng)絡(luò )(簡(jiǎn)稱(chēng)SBSN,下同),組合成Omega網(wǎng)絡(luò )的方案,以消除對某一組內存的總線(xiàn)競爭,實(shí)現多CPU對共享分組存儲系統的低位交叉并行訪(fǎng)問(wèn)。
  • 關(guān)鍵字: 并行存儲器  多CPU共享內存  FPGA  

一個(gè)進(jìn)位保留加法陣列的HDL代碼生成器

  • 多加數的加法器是FPGA的一個(gè)比較常見(jiàn)的應用。仿真對比了其三種實(shí)現方案的性能和所消耗資源,得出進(jìn)位保留加法陣列是首選方案。針對進(jìn)位保留加法陣列實(shí)現的復雜性給出了一個(gè)加法陣列的HDL代碼生成器,極大地簡(jiǎn)化了加法陣列的設計工作。
  • 關(guān)鍵字: HDL代碼生成器  加法器  FPGA  

FPGA系統調試問(wèn)題及提高調試效率的方法

  • 本文就調試FPGA系統時(shí)遇到的問(wèn)題及有助于提高調試效率的方法,針對Altera和Xilinx的FPGA調試提供了最新的方法和工具。
  • 關(guān)鍵字: 邏輯分析儀  測試內核  FPGA  

基于FPGA的IDE硬盤(pán)數據AES加解密研究與實(shí)現

  • 提出了基于FPGA對IDE硬盤(pán)數據進(jìn)行AES加解密的方法。對算法進(jìn)行了改進(jìn)和優(yōu)化,以降低加解密過(guò)程對IDE硬盤(pán)數據傳輸速度的影響。
  • 關(guān)鍵字: AES加解密  IDE  FPGA  

基于計算機總線(xiàn)的CPLD加密電路設計

  • 隨著(zhù)軟件產(chǎn)品的廣泛應用,對軟件的知識產(chǎn)權保護也開(kāi)始重要。軟件產(chǎn)品通過(guò)系列號碼加密,每一個(gè)軟件均有唯一的產(chǎn)品系列號碼。軟件產(chǎn)品配置加密電路板后,軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出,用戶(hù)在使用時(shí)一套軟件要配備一塊加密板,通過(guò)控制加密板,就可以保證軟件產(chǎn)品安全。
  • 關(guān)鍵字: 知識產(chǎn)權保護  加密電路板  CPLD  

面積優(yōu)先的分組密碼算法SMS4 IP核設計

  • 對新分組密碼算法SMS4進(jìn)行了FPGA實(shí)現。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線(xiàn)式數據通路和實(shí)時(shí)產(chǎn)生子密鑰的密鑰擴展模塊,并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式,使解密吞吐率提高近一倍。
  • 關(guān)鍵字: 分組密碼  IP核  FPGA  

基于FPGA的全數字鎖相環(huán)路的設計

  • 介紹了應用VHDL技術(shù)設計嵌入式全數字鎖相環(huán)路的方法。詳細敘述了其工作原理和設計思想,并用可編程邏輯器件FPGA予以實(shí)現。
  • 關(guān)鍵字: VHDL  數字鎖相環(huán)  FPGA  

基于FPGA和TMS320DM642的CCD圖像采集和處理系統硬件設計

  • 為能高速、有效、實(shí)時(shí)采集CCD視頻圖像,提出了一種實(shí)時(shí)視頻圖像采集和處理系統設計方案。重點(diǎn)介紹其硬件設計原理、關(guān)鍵電路的設計,其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實(shí)時(shí)圖像,數字化后送入處理器作后期圖像處理和分析。
  • 關(guān)鍵字: CCD視頻  DM642  FPGA  圖像采集  

基于CPLD的電子秤邏輯接口設計

  • 借助EDA工具軟件設計了一個(gè)邏輯控制部件,解決了CPU尋址空間不足、接口功能不全等問(wèn)題。此基于CPLD的可重構硬件數字平臺具有可移植性,使CPU對外接器件近似透明,在更換其他類(lèi)型CPU后,僅做少量軟件和硬件修改即可升級成為新系統。
  • 關(guān)鍵字: 邏輯控制  EDA  CPLD  電子秤  
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