軟件無(wú)線(xiàn)電數字下變頻技術(shù)研究及FPGA實(shí)現

軟件無(wú)線(xiàn)電的核心思想是以模塊化、標準化的硬件功能單元構建一個(gè)具有高度靈活性、開(kāi)放性的通用硬件平臺，將高速、寬帶的A/D、D/A盡可能地靠近天線(xiàn)，通過(guò)軟件編程的方式實(shí)現通信系統的各種功能，從而屏蔽不同通信系統的差異，實(shí)現多個(gè)通信系統的互通與兼容。數字下變頻DDC(Digitial Down Conversion)是軟件無(wú)線(xiàn)電接收系統構成的核心，它主要是把A/D技術(shù)應用于中頻信號，通過(guò)軟件編程實(shí)現混頻、抽取和濾波等信號處理功能，以數字化方式將中頻信號搬移至基帶并同時(shí)降低數據速率。

1 軟件無(wú)線(xiàn)電數字下變頻系統構建與仿真

1.1 數字下變頻系統參數的確定

系統構建時(shí)，主要參考了GSM標準的各項參數，系統輸入中頻信號采用頻率為246 MHz、帶寬為200 kHz、頻偏為50 kHz的MSK調制信號，下變頻后輸出速率要求為1 MS/s。根據帶通信號采樣定理，本系統采樣率定為24 MHz。采樣后原中頻信號將在6 MHz處有一個(gè)頻譜鏡像，從而可以取本振頻率為6 MHz來(lái)完成數字混頻的功能。數字下變頻后采樣率還需完成從24 MHz到1 MHz的轉變即抽取濾波器需要對數字混頻后輸出的信號進(jìn)行24倍的抽取。

1.2 下變頻系統結構設計

由以上確定的數字下變頻系統各項參數可知，系統需要對數字下變頻后的信號進(jìn)行24倍的抽取。本文選擇了抽取濾波器四級級聯(lián)的實(shí)現結構。其中第一級CIC濾波器實(shí)現6倍抽??；第二級CIC補償濾波器對CIC濾波器輸出的信號進(jìn)行補償，并實(shí)現2倍抽??；第三級HB濾波器完成2倍抽取任務(wù)；第四級FIR濾波器不進(jìn)行抽取，而是進(jìn)一步低通濾波以增強輸出信號的效果。這樣就構造了如圖1所示的軟件無(wú)線(xiàn)電數字下變頻系統。


1.3 抽取濾波器系統的實(shí)現

M、D分別為CIC濾波器的抽取倍數和微分延遲因子?？梢?jiàn)其阻帶衰減較差，難以滿(mǎn)足一般的應用需要。故在實(shí)際應用中，往往采用多級CIC濾波器級聯(lián)的結構，使阻帶得到較大衰減。本文采用了6個(gè)單級CIC波濾器級聯(lián)的形式。采用這種結構，帶來(lái)了通帶波紋的增大，對通帶內的信號也產(chǎn)生了一定的衰減。因此，本文設計了相應的CIC補償濾波器對CIC處理過(guò)的數據進(jìn)行幅度補償并實(shí)現2倍的抽取。據此即可設計相應的濾波器,對CIC輸出的數據進(jìn)行補償和抽取處理。

在MATLAB中，設計產(chǎn)生特定參數的CIC補償濾波器，將其與CIC濾波器級聯(lián)后，建立相應的仿真文件，并進(jìn)行Matlab仿真，得到CIC與CIC補償濾波器的設計效果如圖2所示。

從圖2可以看到，CIC濾波器對數據進(jìn)行了6倍的抽取，但是沒(méi)有完全濾掉混雜的噪聲頻率，其輸出的數據再由CIC補償濾波器進(jìn)行處理后，濾除了鄰帶噪聲信號的頻率成分，同時(shí)也完成了對數據的進(jìn)一步抽取。即CIC和CIC補償濾波器能夠完成對特定參數信號的濾波與抽取。

1.3.2 HB濾波器

根據系統參數設計要求，半帶濾波器的輸入數據采樣率Fs應為2 MHz，通帶截止頻率fp=0.1 MHz。通帶HB濾波器的通帶歸一化截止頻率wp、阻帶截止頻率ws滿(mǎn)足如下性質(zhì)：wp+ws=π，可求得其阻帶截止頻率等于0.9 MHz。在本文設計的數字下變頻系統中，經(jīng)過(guò)CIC及其補償濾波器處理后的數據需傳給HB濾波器繼續進(jìn)行濾波，并進(jìn)行2倍的抽取。

1.3.3 FIR濾波器

在數字下變頻系統結構中，抽取濾波模塊最后有一級FIR濾波器，它對前三級抽取濾波器處理過(guò)的數據進(jìn)行進(jìn)一步的濾波，以使輸出具有更好的波形效果。FIR的輸入來(lái)自HB濾波器處理后輸出的數據，采樣率Fs=1 MHz。本文采用了多相分布式結構設計FIR濾波器。

2 基于FPGA的DDC系統仿真

2.1 DDC系統的功能仿真

在系統功能仿真時(shí)，本系統選擇了QPSK調制信號作為輸入的激勵源。由MATLAB按系統參數產(chǎn)生相應的中頻已調信號，對所得到的數據進(jìn)行12比特量化，并對系統在加入高斯白噪聲的情況進(jìn)行了測試，圖3給出了輸入、輸出信號的波形。測試時(shí)，加入高斯白噪聲的情況下對應的信噪比為0 dB，即SNR=0 dB。

在圖3中，調制比特流的速率為200 Kb/s，經(jīng)過(guò)串并變換為I、Q兩路后，碼率降為100 Kb/s。在有高斯白噪聲的情況下，DDC系統輸出的兩路正交下變頻信號能夠較好地與輸入的I、Q調制比特流相對應，而且濾除了輸入中頻信號混雜的噪聲成分。由此可見(jiàn)，所構建的軟件無(wú)線(xiàn)電數字下變頻系統在功能上確實(shí)能夠完成對特定參數的中頻信號的數字下變頻，并具有一定的抗噪功能。

2.2 DDC系統時(shí)序仿真

在設置了軟件無(wú)線(xiàn)電中頻數字化系統的各項約束條件并進(jìn)行了綜合、布線(xiàn)等操作后，本文建立了相關(guān)的仿真激勵文件，輸入待處理數據，對DDC系統的時(shí)序性能進(jìn)行了仿真，在Quartus II輸出的數據出現了毛刺，并且都有了一定的時(shí)延，但沒(méi)有出現時(shí)序混亂的問(wèn)題?？傊?，軟件無(wú)線(xiàn)電數字下變頻系統的時(shí)序基本正常，但時(shí)延較大，還有進(jìn)一步優(yōu)化和改進(jìn)的余地。

數字下變頻是軟件無(wú)線(xiàn)電技術(shù)體系的關(guān)鍵組成部分,模擬中頻信號經(jīng)過(guò)高速ADC采樣數字化后輸入到數字下變頻系統中，首先與數控振蕩模塊(NCO)產(chǎn)生的數字本振進(jìn)行混頻，然后再送入到后續的抽取濾波器進(jìn)行濾波和抽取，最后輸出較低速率的下變頻信號。本文完成了軟件無(wú)線(xiàn)電數字下變頻系統各關(guān)鍵模塊的分析、設計及系統整體基于FPGA的軟件實(shí)現，并通過(guò)了時(shí)序和功能仿真測試，結果表明，系統能夠較好地實(shí)現特定信號的數字下變頻，并且具有一定的抗噪功能效。